Reconfigurable system on an FPGA

Práce se zabývá tvorbou metodiky návrhu rekonfigurovatelného systému na FPGA obvodu. Tato metodika využívá pokročilých technik založených na částečné dynamické rekonfiguraci za účelem optimalizace rekonfigurovatelných systémů z hlediska flexibility, vyžadované paměti, času potřebného pro implementaci návrhu a množství logických zdrojů FPGA obvodu nezbytného pro vytvoření rekonfigurovatelného systému. V textu jsou představeny základní pojmy z oblastí struktury a konfigurace FPGA obvodů, dále pak základní vlastnosti částečné rekonfigurace, relokace částečných konfiguračních souborů, vyčítání konfigurační paměti FPGA a zapisování dat do interních registrů obvodu. Jádro práce představuje metodiku návrhu rekonfigurovatelného systému s využitím výše zmíněných technik. Dílčí části této práce jsou ověřeny na různých experimentech. V závěru jsou shrnuty výsledky jednotlivých přístupů a diskutovány přínosy použitých technik.This work is focused on a methodology of the reconfigurable system design implemented on an FPGA. This methodology uses advanced techniques based on a partial dynamic reconfiguration in order to optimize a reconfigurable system in terms of system's flexibility, memory requirements, implementation time requirements and logic sources consumption.The text describes basics of the FPGA structure and important features of the dynamic partial reconfiguration, partial bitstream relocation, FPGA's configuration memory readback and FPGA's internal registers states restoration techniques.The main part of the work presents a design methodology of the reconfigurable system where all mentioned techniques are supported. Individual parts of this work were verified on several applications with different sizes. Conclusion summarizes the results of the different approaches and discussed the benefits of the involved techniques

Efficient On-line Testing of FPGAs with Provable Diagnosabilities

We present novel and efficient methods for on-line testing in FPGAs. The testing approach uses a ROving TEster (ROTE), which has provable diagnosabilities and is also faster than prior FPGA testing methods. We present 1- and 2-diagnosable built-in self-tester (BISTer) designs that make up the ROTE, and that avoid expensive adaptive diagnosis. To the best of our knowledge, this is the first time that a BISTer design with diagnosability greater than one has been developed for FPGAs. We also develop functional testing methods that test PLBs in only two circuit functions that will be mapped to them (as opposed to testing PLBs in all their operational modes) as the ROTE moves across a functioning FPGA. Simulation results show that our 1-diagnosable BISTer and our functional testing technique leads to significantly more accurate (98 % (90.5%) fault coverage at a fault/defect density of 10 % (25%)) and faster test-and-diagnosis of FPGAs than achieved by previous work. In general, it is expected that ROTE will achieve high fault coverages at fault/defect densities of up to 25 % using our 1-diagnosable BISTer and up to 33 % using our 2-diagnosable BISTer. Our methods should thus prove useful for testing current very deep submicron FPGAs as well as future nano-CMOS and molecular nanotechnology FP-GAs in which defect densities are expected to be in the 10 % range