Amélioration du processus de testabilité des circuits intégrés asynchrones dérivés de la topologie de conception d'Octasic

Les circuits asynchrones regroupent une grande variété de technique de conception. Octasic, une entreprise montréalaise, conçoit des processeurs dédiés au traitement de signal (DSP) qui exploitent une solution asynchrone particulière de sa propre invention. La testabilité de ce type de circuit a déjà fait l’objet de précédents travaux de recherche qui ont mené au développement d’une première méthode de test et d’algorithme d’analyse. Cependant, l’aspect de l’automatisation de cette méthode qui est pourtant nécessaire à sa démocratisation n’a pour l’instant pas été traité. Ce mémoire propose donc d’améliorer et d’automatiser autant que possible la méthode de test précédemment développée pour les circuits asynchrones qui utilisent la topologie de design des DSP d’Octasic. Contrairement à la méthode de test initial, le processus développé prend en charge la testabilité des machines à états finis et la gestion des structures de réseau d’horloges complexe qui peuvent contenir des registres. À travers plusieurs circuits asynchrones de différentes complexités, on introduit un flot de testabilité en partie automatisé qui débute à partir de la synthèse et se déroule jusqu’à la simulation des vecteurs de tests. De plus, on y présente un programme capable d’analyser l’arrangement interne des circuits pour intégrer et connecter les structures spécifiques à la technique de test. Enfin, on y expose le processus de création des procédures de test nécessaire à la génération automatisée des vecteurs de test. Pour mesurer l’efficacité du flot de testabilité créé, des vecteurs de tests sont générés et simulés. Les tests menés grâce à l’outil d’ATPG (Automatic Test Pattern Generator) et la simulation des vecteurs de test nous permettent d’obtenir un taux de couverture de pannes de 76.08%. Ces tests exploitent la technique du launch-on-capture à vitesse nominale sur notre circuit le plus complexe, un microprocesseur mini-MIPS asynchrone dérivé de l’architecture des DSP d’Octasic et implémenté grâce à la technologie 45nm de Cadence