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    Research on PDMA system based on complementary sequence and low complexity detection algorithm

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    With the intensive deployment of mobile networks and the vigorous development of new multimedia services, video has gradually become the mainstream of cultural consumption. The contradiction between the proliferation of video data services and the scarcity of spectrum resources has brought great challenges to the current network resource allocation. Non-orthogonal multiple access (NOMA) can be used to solve this problem by signal superposition and spectrum multiplexing to improve system access capability. As a new type of joint optimization design of transmitter and receiver side, PDMA has high research value. In this paper, a framework of PDMA video transmission system based on H.264 video compression coding (HVC-PDMA) is proposed. Poly complementary sequence (PCS) spread spectrum coding is performed on the transmission codebook in order to improve the transmission accuracy. Meanwhile, a low complexity serial sphere compensated Max-log MPA (SSCM-MPA) algorithm is proposed to reduce the complexity of the multi-user detection algorithm. Simulation results show that the PCS spread spectrum can improve system throughput and peak signal-to-noise ratio (PSNR) while reducing bit error rate (BER). SSCM-MPA algorithm can greatly reduce the complexity and improve the transmission efficiency

    Diseño de Arquitecturas Eficientes Heterogéneas para Comunicaciones de Banda Ancha sobre Redes Eléctricas

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    Para establecer la comunicación a través de la red eléctrica (PLC), el estándar IEEE 1901/2010 propone como técnica de acceso al medio las modulaciones multiportadora basadas en bancos de filtros (FBMC). Sin embargo, una desventaja que presentan las comunicaciones a través de la red eléctrica es el canal de comunicación, el cual contiene considerable ruido y notables interferencias. No obstante, el uso de técnicas de estimación de canal permite obtener un modelo de canal PLC para compensar, mediante un igualador de canal, los efectos no deseados introducidos por el canal. Esto hace que el sistema sea más complejo y requiera de una mayor carga computacional, sobre todo en la etapa de recepción. Por esta razón, se va a llevar a cabo un estudio de diferentes arquitecturas para su implementación. Esta tesis presenta el diseño de arquitecturas heterogéneas para comunicaciones PLC de banda ancha. Para ello, se lleva a cabo un análisis de la técnica de acceso al medio que se va a utilizar, así como de las técnicas de estimación e igualación de canal. Este análisis describe matemáticamente cada una de las etapas que componen el sistema FBMC, tanto la etapa de transmisión, como la de recepción. Entre los métodos de estimación de canal se han seleccionado los que presentan menor carga computacional, como son los estimadores basados en mínimos cuadrados (LS). Por otro lado, entre las técnicas de igualación para sistemas multiportadora basadas en banco de filtros, se pueden encontrar los ecualizadores ASCET, los cuales presentan una arquitectura de filtros FIR para llevar a cabo la ecualización. Los dispositivos FPGA permiten soportar la carga computacional que presenta el sistema de forma considerable. Además, algunos SoC integran un procesador ARM junto con la FPGA, haciendo que la propuesta de la arquitectura heterogénea se plantee para los dispositivos de la familia Zynq® de Xilinx. Dentro de la arquitectura, aquellas partes con mayores exigencias temporales se implementarán en la lógica programable del dispositivo; por otro lado, las partes que presenten restricciones temporales más laxas se codificarán para que sean ejecutadas en el procesador, definiendo así la arquitectura mixta HW/SW. Cada uno de los bloques que compone la parte hardware de la arquitectura serán modelados mediante herramientas de síntesis de alto nivel (HLS). Por otro lado, con el fin de obtener un consumo de recursos hardware eficiente se realiza un estudio del datapath para ajustar el ancho de palabra a los bloques DSP del dispositivo. Para las partes software de la arquitectura se describirán los métodos de aceleración disponibles en el dispositivo. Cabe destacar que se hace uso de la unidad vectorial NEON para acelerar ciertos cálculos complejos como la FFT. Además, la implementación software se extiende para usar todos los núcleos disponibles del procesador con el fin de alcanzar una mayor aceleración. Esto se realiza para los dispositivos Zynq® 7000 con uno y dos núcleos, y para Zynq® UltraScale+ con uno, dos y cuatro núcleos, estableciendo los mecanismos de comunicación entre núcleos para ambos caso
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