Méthode de conception de l'architecture d'un capteur de vision dédié au contrôle qualité

Aujourd'hui l'optique et l'électronique modernes permettent d'envisager l'intégration sur un même circuit des capteurs pour l'acquisition et des processeurs pour le traitement d'images. De tels dispositifs constituent un élément essentiel des recherches actuelles sur les capteurs de vision. Notre but est de concevoir et de valider une méthodologie pour l'adéquation entre algorithme de traitements d'images et architectures de capteur et de processeur de traitement. L'optimisation recherchée tout au long de notre étude vise à réaliser l'architecture de traitement juste nécessaire aux besoins de l'algorithme de traitements d'images

Block level voltage

Over the past years, state-of-art power optimization methods move towards higher abstraction levels that result in more efficient power savings. Among existing power optimization approaches, dynamic power management (DPM) is considered to be one of the most effective strategies. Depending on abstraction levels, DPM can be implemented in different formats but here we focus on scheduling that is more suitable for real-time system design use. This differs from the concurrent scheduling approaches that start from either the HLS (High-Level Synthesis) or RTS (Real-Time System) point of view, we propose a synergy solution of both approaches, namely block-level voltage/frequency scheduling (BLVFS). The presented block-level voltage/ frequency scheduling approach shows a generic solution for low power SoC (System on Chip) system design while the approaches which belong to the HLS and RTS categories have a strong dependency on the system functionalities. Consider a SoC as a combination of heterogeneous functional blocks, our approach provides efficient power savings by dynamically scheduling the scaling of voltage and frequency at the same time. Simulation results indicate that by using heuristic based strategies significant power savings can be achieved