1 research outputs found
Jadis synchrones, désormais GALS, les architectures de FPGA
Il est de plus en plus difficile de répondre à la demande conflictuelle de circuits plus grands et plus rapides par les avancées seules des technologies des semi-conducteurs. à un certain point, on s'attend à ce que les concepteurs et les fabricants doivent abandonner la méthodologie de conception synchrone traditionnelle pour une méthodologie localement synchrone globalement asynchrone (GALS). De tels changements engendrent plus de contraintes de synchronisation, mais également plus de flexibilité.
En consĂ©quence, une mĂ©thodologie pour l'implĂ©mentation de composants GALS sur FPGA synchrones traditionnels est d'abord prĂ©sentĂ©e. Les objecfifs sont de dĂ©finir un ensemble minimal de composants asynchrones de base, de permettre leur implĂ©mentation et d'Ă©tablir les contraintes et les limitations de tels circuits. Les rĂ©sultats de simulation confirment que des conceptions GALS implĂ©mentĂ©es Ă l'aide de ressources du FPGA (tableau de correspondance et bascules) et des outils courants de placement et routage permettent l'implĂ©mentation de composants asynchrones tels que la ligne Ă retard, l'Ă©lĂ©ment C de Muller et l'arbitre. Ces composants peuvent ĂȘtre implĂ©mentĂ©s dans des FPGA synchrones traditionnels tant que ces conceptions sont soumises Ă des contraintes appropriĂ©es et qu'elles sont ufilisĂ©es en fonction des limitations du circuit.
Pour atteindre de meilleures performances, une nouvelle architecture de FPGA compatible avec les dispositifs synchrones existants et qui soufient intrinsĂšquement les conceptions GALS est prĂ©sentĂ©e. L'objecfif principal est simple : l'architecture proposĂ©e doit apparaĂźtre inchangĂ©e pour les concepfions synchrones, mais doit inclure un ensemble minimal de composants de base pour empĂȘcher la mĂ©tastabilitĂ© lors de communicafions asynchrones. Les rĂ©sultats de simulation, d'un gĂ©nĂ©rateur d'horloge qui peut ĂȘtre arrĂȘtĂ©, sont prĂ©sentĂ©s. Tous ces rĂ©sultats dĂ©montrent qu'avec trĂšs peu de circuits adaptĂ©s, une cellule standard de FPGA peut devenir appropriĂ©e pour les mĂ©thodologies GALS.
Un circuit de masquage des aléas temporels est finalement présenté pour masquer la métastabilité et les problÚmes de synchronisafion. Le but est de définir un circuit capable de mettre, physiquement, en application les contraintes qui masquent les sources de métastabilité de façon à ce que la synchronisafion paraisse transparente. Les résultats de simulation confirment qu'un tel circuit peut masquer totalement toutes les sources de métastabilité sans dégradafion des performances, mais avec une latence apparentée au temps nécessaire à la stabilisation d'une bascule de mémoire