Conception d'un réseau de plots configurables multifonctions analogiques et numériques combiné à un réseau de distribution de puissance intégrés à l'échelle de la tranche de silicium

RÉSUMÉ De nos jours, les systèmes électroniques sont en constante croissance en taille et en complexité. Cette complexité combinée à la réduction du temps de mise en marché rendant le design de systèmes électroniques un grand défi pour les designers. Une plateforme de prototypage a récemment été introduite afin de s’attaquer toutes ces contraintes à la fois. Cette plateforme s’appuie sur l’implémentation d’un circuit configurable à l’échelle d’une tranche de silicium complète de 200mm de diamètre. Cette surface est recouverte d’une mer de plots conducteurs configurables appelés NanoPads. Ces NanoPads sont suffisamment petits pour supporter des billes d’un diamètre de 250 μm et d’un espacement de 500 μm et sont regroupés en matrices de 4×4 pour former des Cellules, qui sont à leur tour assemblées en Réticules de 32×32. Ces Réticules sont ensuite photo-répétés sur toute la surface d’une tranche de silicium et sont interconnectés entre eux pour former le WaferIC. Cet arrangement particulier de plots conducteurs configurables permet à un usager de déposer sur la surface active du WaferIC les circuits intégrés constituant un système électronique, sans tenir en compte l’orientation spatiale de ces derniers, de créer un schéma d’interconnexions, de distribution la puissance et de débuter le prototypage du système en question. Une version préliminaire a été fabriquées et testées avec succès et permet d’alimenter des circuits -intégrés et de configurer le WaferIC pour les interconnecter. Cette thèse par articles présente une nouvelle version du WaferIC avec une nouvelle proposition de distribution de la puissance avec une approche de maîtres-esclaves qui met en valeur l’utilisation de plusieurs rails d’alimentation afin d’améliorer le rendement énergétique. Il est également mis de l’avant un réseau très dense de convertisseurs analogique-numérique (CAN) et numérique-analogique (CNA) de plus de 300k éléments, tolérant aux défectuosités et aux défauts de fabrication. Ce réseau de CAN-CNA permet d’améliorer le WaferIC avec la transmission de signaux analogiques, en plus des signaux numériques. Ce manuscrit comporte trois articles : un publié chez « Springer Science & Business Media Analog Integrated Circuits and Signal Processing », un publié chez « IEEE Transactions on Circuits and Systems I : Regular Papers » et finalement un soumis chez « IEEE Transactions on Very Large Scale Integration ».----------ABSTRACT Nowadays, electronic systems are in constant growth, size and complexity; combined with time to market it makes a challenge for electronic system designers. A prototyping platform has been recently introduced and addresses all those constraints at once. This platform is based on an active 200 mm in diameter wafer-scale circuit, which is covered with a set of small configurable and conductive pads called NanoPads. These NanoPads are designed to be small enough to support any integrated-circuit μball of a 250 μm diameter and 500 μm of pitch. They are assembled in a 4×4 matrix, forming a Unit-Cell, which are grouped in a Reticle-Image of 32×32. These Reticle-Images are photo-repeated over the entire surface of a 200 mm in diameter wafer and are interconnected together using interreticle stitching. This active wafer-scale circuit is called a WaferIC. This particular topology and distribution of NanoPads allows an electronic system designer to manually deposit any integrated-circuit (IC) on the active alignment insensitive surface of the WaferIC, to build the netlist linking all the ICs, power-up the systems and start the prototyping of the system. In this manuscript-based thesis, we present an improved version of the WaferIC with a novel approach for the power distribution network with a master-slave topology, which makes the use of embedded dual-power-rail voltage regulators in order to improve the power efficiency and decrease thermal dissipation. We also propose a default-tolerant network of analog to digital (ADC) and digital to analog (DAC) converters of more than 300k. This ADC-DAC network allows the WaferIC to not only support digital ICs but also propagate analog signals from one NanoPad to another. This thesis includes 3 papers : one submission to "Springer Science & Business Media Analog Integrated Circuits and Signal Processing", one submission to "IEEE Transactions on Circuits and Systems I : Regular Papers" and finally one submission to "IEEE Transactions on Very Large-Scale Integration". These papers propose novel architectures of dualrail voltage regulators, configurable analog buffers and configurable voltage references, which can be used as a DAC. A novel approach for a power distribution network and the integration of all the presented architectures is also proposed with the fabrication of a testchip in CMOS 0.18 μm technology, which is a small-scale version of the WaferIC

Algorithmes de diagnostic d'une chaîne JTAG reconfigurable et tolérante aux pannes au sein de la technologie WaferIC

RÉSUMÉ : Dans ce mémoire, des algorithmes de diagnostic d’une chaîne JTAG reconfigurable et tolérante aux pannes dans un circuit intégré à l’échelle de la tranche (Wafer Scale Integrated Circuit WSI) sont présentés. Le circuit intégré en question, nommé WaferIC, est au cœur du projet de recherche DreamWaferTM qui implique plusieurs universités canadiennes. Ce projet vise à élaborer une plateforme de prototypage rapide pour les systèmes électroniques. C’est d’une certaine façon l’équivalent d’un circuit imprimé reprogrammable. Les circuits discrets, comme les FPGA et les mémoires par exemple seront déposés sur la surface du WaferIC. Ce dernier est un substrat programmable de la taille d’une tranche de Silicium et configurable qui réalise les interconnexions nécessaires entre les circuits et ce conformément à une spécification des interconnexions fournie par l’ingénieur en conception. Le WaferIC est composé de milliers de cellules connectées entre elles par des liens intercellulaires formant ainsi un vaste réseau d’interconnexions reconfigurable. Une chaîne de balayage conforme au protocole JTAG est utilisée pour configurer les cellules du WaferIC. Pour minimiser le temps de configuration, ce présent mémoire propose des algorithmes pour repérer le plus d’éléments (cellules et liens) fonctionnels possible au sein du WaferIC. La chaîne JTAG de configuration passera par ces éléments fonctionnels pour configurer toutes les cellules du WaferIC. Le premier objectif du diagnostic est d’établir un ensemble de chemins qui couvrent toutes les cellules et tous les liens intercellulaires du WaferIC. La taille des flux de bits JTAG qui créent ces chemins doit être minimale. Dans ce contexte, une étude théorique est faite dans ce mémoire pour prouver que la taille d’un flux de bits JTAG nécessaire pour établir un chemin de N cellules croit en O(N2). Un algorithme de recherche basé sur le principe de la dichotomie a aussi été implémenté dans le cadre de ce projet de maîtrise. Cet algorithme est appliqué sur les chemins trouvés non fonctionnels pour localiser le plus précisément possible les liens défectueux dans ces chemins. L’état des cellules sera déduit à partir des liens. En effet, une cellule est défectueuse si tous ses liens entrants ou sortants sont défectueux.----------ABSTRACT In this master project, algorithms to diagnose a reconfigurable and defect tolerant JTAG scan chain in a wafer scale integrated circuit are proposed. The integrated circuit, called WaferIC is at the core of the DreamWaferTM research project involving several Canadian universities. This project aims to develop a platform for rapid electronic system prototyping. That platform is analogous to a reconfigurable printed circuit board. Circuits are deposited on the surface of the WaferIC. This device is a configurable and programmable substrate that implements all the necessary interconnections between the circuits in accordance with the user specification.The WaferIC is made of thousands of cells interconnected with intercellular links forming an extensive and reconfigurable network of interconnections. A JTAG scan chain is used to configure the cells of the WaferIC. To minimize the configuration time, this master project proposes algorithms to identify functional elements (cells and links). This scan chain uses those functional elements to configure all the cells of the WaferIC. The first objective is to find a set of paths that cover all cells and links of the WaferIC. The length of the JTAG bit streams that create these paths must be reasonably short, and possibly optimal. In light of this, a theoretical study is done that proves that the size of a JTAG bit stream grows as O(N2) for a path made of N cells. A set search dichotomic algorithm was also developed to be applied on defective paths to accurately locate defective links within these paths. The state of cells can be deduced from links. Indeed, if all incoming and outgoing links of a cell are defective, then the cell is defective. Heuristic algorithms have also been developed to analyze non-functional paths in the case where the dichotomic algorithm is unable to locate precisely the defective link(s). The algorithms developed were tested on a miniaturized prototype of the WaferIC. In a reticle containing 1024 cells, an area of 4 cells has been found as potentially defective