Analysis And Design Of Wideband Passive Mixer-First Receivers

This dissertation focuses on the design of wideband SAW-less receivers for softwaredefined radios. The entire body of work is based on a single RF front-end architecture type: a passive mixer connected directly to the antenna port of the radio, without an LNA or matching network up front. This structure is inherently wideband which allows for a single receiver front-end to operate at a wide range of frequencies, as tuned by its local oscillator (LO). Additionally, the mixer exhibits the property of transparency from the baseband port of the radio to the RF port of the radio, and vice versa. The focus of the first half of the thesis is on developing a simple theoretical framework for the impedance characteristics of the passive mixer, and implementing a maximally flexible receiver which utilizes the mixer's transparency to the fullest extent. Additionally, it is shown that mixing with 8 non-overlapping phases instead of the traditional 4 has benefits beyond harmonic rejection extending to improved noise performance and increased impedance tuning range. This receiver exhibits low noise figure (~3dB), excellent wideband linearity (IIP3[GREATER-THAN OR EQUAL TO]25dBm), and unprecedented RF impedance control from the baseband side of the passive mixer. Another wideband receiver is presented which explores increasing the number of LO phases even further to 16 and 32, increasing the impedance matching range. The same chip contains a circuit technique for alleviating the shunting effects of LO phase overlap on mixer conversion gain, noise, and impedance match range. Finally in a new design, the power consumption of the receiver architecture is decreased by a factor of 5x (and not scaling with RF frequency). This is done using a resonant LO drive with 8 non-overlapping phases, incorporating the large mixer gate capacitance directly into the LC tank of the VCO. Baseband power consumption is also reduced by reusing current in the four baseband amplifier channels, and performing harmonic rejection, all in one stage of amplification

Conception et réalisation CMOS d'un détecteur de puissance RF pour un système automatique d'apadptation d'impédance

Le détecteur de puissance RF est un élément critique des SAAI (Système Automatique d’Adaptation d’Impédance) qui sont de plus en plus intégrés aux appareils de communications sans-fils. En effet, les caractéristiques du détecteur de puissance ont une importance significative sur les performances du SAAI. Tout d’abord, la précision avec laquelle le SAAI pourra adapter une charge et une source est directement liée à la plage dynamique du détecteur de puissance. Puis, la résolution du détecteur de puissance détermine la perte d’insertion du SAAI. En outre, le détecteur de puissance est responsable d’une grande portion de la consommation de puissance du SAAI. Les avantages liés à l’utilisation d’un SAAI, notamment l’augmentation de l’efficacité du système de communication, sont donc intimement liés aux performances du détecteur de puissance qui le compose. Dans le but d’intégrer un SAAI complet sur une puce, une nouvelle architecture de détecteur de puissance RF est développée dans ce mémoire. La plage dynamique du détecteur est distribuée sur trois unités de détection à faible consommation de puissance. Cette architecture permet ainsi d’opérer les transistors dans leur région d’opération optimale sur une plage dynamique supérieure aux autres détecteurs de puissance CMOS à faible consommation ayant fait l’objet de publications récentes. La plage dynamique du détecteur de puissance distribué devient ainsi comparable à celle des détecteurs de puissance à amplificateur limiteurs (typiquement utilisés pour la détection de puissance dans les circuits CMOS), tout en ayant une consommation de puissance plus faible. Dans ce document, la conception d’un détecteur de puissance RF distribué ainsi que sa réalisation sont présentées. Un circuit intégré occupant une surface de 2 mm2 a été réalisé avec un procédé CMOS 0.13 μm de IBM via CMC Microsystems. Les résultats expérimentaux obtenus par ce circuit confirment une plage dynamique de 35 dB, sur une bande de fréquences de 500 MHz à 4 GHz. La consommation de puissance du circuit intégré est de 0.554 mW. Ces résultats comparent avantageusement ce détecteur e puissance RF CMOS aux autres détecteurs dont les données ont été récemment publiées. De ce fait, le détecteur de puissance conçu et réalisé dans le cadre de cette maitrise sera l’objet d’une publication lors de la conférence internationale IEEE NortheastWorkshop on Circuits and Systems (IEEE NEWCAS 2011)