A real-time 2 level systolic 2 D convolution chip

Abstract

This paper describes the architecture of a chip for performing the 2 D convolution. The systolic architecture proposed by H . T. Kung (1] has been chosen for the array of basic cells but a second level of systolic architecture has been introduced with the internai structure of a basic cell . The basic cell performs multiplication/accumulation in a serial way with a systolic architecture at the bit level.Cet article présente l'architecture d'un circuit réalisant l'opération de convolution bidimensionnelle, dans le cas usuel d'un masque de dimension 3 x 3 . Les contraintes d'intégrabilité (sous forme d'un composant VLSI) ont amené à choisir une architecture systolique à deux niveaux - association systolique de cellules élémentaires de multiplication-addition de mots binaires ; - association systolique de microcellules opérant sur les bits