Protection des transistors MOS en régime de deuxième claquage

A new method for stabilizing the operating point of MOS transistors in the second breakdown state, is proposed : the current crowding mechanism is avoided by using the electrical feed back of a distributed ballast resistance integrated in series with the source electrode.On propose une méthode originale de stabilisation du fonctionnement des transistors MOS dans le régime de deuxième claquage. Elle est basée sur l'utilisation d'une résistance intégrée et répartie de source, dite « ballast », qui, par contre-réaction électrique, évite les mécanismes de concentration et de focalisation des lignes de courant et protège le composant contre toute destruction par point chaud localisé

Influence de la contre-réaction thermique sur l'impédance de sortie des transistors MOS à canaux courts

The output admittance properties of the short channel MOS transistors, operating beyond pinch-off, are studied in the low frequency range. Both the signs and amplitudes of the real and imaginary parts of this admittance depend upon the bias condition. The properties of the complex diagram are accounted for by taking into account the internal feedback between the electrical mechanisms and the thermal phenomena. A theoretical expression of the admittance is derived and compared with the experimental results. A method for determining the thermal impedance and the equivalent circuit of the MOST is proposed.Les propriétés de l'admittance de sortie en régime de saturation des transistors MOS à canaux courts sont étudiées dans le domaine des basses fréquences. Les signes et les amplitudes des parties réelles et imaginaires de l'admittance dépendent des conditions de polarisation. Le diagramme complexe est interprété par l'association des mécanismes électriques et de l'effet de contre-réaction thermique. Une formulation théorique de cette admittance est proposée et comparée aux résultats expérimentaux. On en déduit une méthode de détermination de l'impédance thermique et du schéma équivalent électrique du transistor

Propriétés statiques et dynamiques du transistor MOS de puissance à tranchées (UMOS) “basse-tension”

In this paper, a contribution to the study of the performance of the trench power MOSFET's in the low voltage range ($<$ 100 V) devices is done. A model for the power UMOSFET is presented, based on physical phenomena and electrical properties of the structure. This model is further simplified and embedded in the software SPICE. The comparison of simulated and experimental static and dynamic characteristics allows validation of our approach. We then compare UMOS and VDMOS performance in the same breakdown voltage range: we confirm that the static performances of the UMOS are better than those of the VDMOS. From a dynamic point of view (resistive switching in our case), UMOS offers a smaller chip area than VDMOS for the same losses.Dans cet article, on apporte une contribution à l'analyse des performances des composants de puissance MOS à tranchées, UMOS, fonctionnant en basse tension ($<$ 100 volts). Un modèle de ce type de composant est établi à partir des phénomènes physiques et des propriétés électriques de la structure. Ce modèle est ensuite simplifié et implanté dans le logiciel circuit SPICE. Des validations en régimes statique et de commutation sont effectuées. Nous comparons le facteur de mérite “Résistance à l'état passant $\times$ Surface active de la puce/Tension de claquage” ($R_{\rm ON}S/V_{\rm DBR}$) du UMOS à celui du composant plus ancien : le VDMOS. Il est montré que les performances statiques du UMOS sont meilleures que celles du VDMOS. D'un point de vue dynamique (commutation résistive dans notre cas), et à pertes égales, il est aussi démontré que le UMOS occupe une surface de silicium moins importante que le VDMOS

Premier et second claquages dans les transistors M.O.S.

This paper describes the mechanisms inducing the 2nd breakdown in M.O.S. transistors, Le. when the device is operating in the avalanche mode, a negative resistance is observed, reducing the drain sustaining voltage. For the N channel devices, it is shown that the snap-back phenomenon is essentially associated to the « substrate bias effect » of the MOS'T : i.e. the excess hole substrate current generated by drain current impact ionization causes a voltage drop accross the substrate and decreases the threshold gate voltage, inducing the drain current increase although the substrate « internal bias » is insufficient to turn on the source junction; that positive feedback leads to the negative resistance effect It is also shown that subthreshold currents may be involved in. The S.O.A. limits associated with are determined from an analytical analysis : in the snap-back locus, the drain voltage varies respectively as I -1/8D and I-1/4D. At high current levels, the carrier injection by the source junction sets an another I -1/4D limit A first order numerical analysis allows to explain the various experimental behaviours observed, specially the sustaining drain voltage lowering associated with the excess carriers charge in the pinched channel region. Finally, the effects on the multi-cell power MOS'T failures, are discussed.Cet article décrit les mécanismes qui sont à l'origine du phénomène de Second Claquage dans le transistor M.O.S., à savoir l'apparition d'une caractéristique à résistance négative en régime d'avalanche. Dans le cas des transistors à canal N, on montre que le lieu critique de basculement est lié, à bas niveau de courant, à l'« effet substrat » du T. MOS : la modulation du courant de drain est due à la polarisation interne du substrat auto-générée par le courant de porteurs majoritaires créés par ionisation par choc dans la zone pincée du canal de conduction. Le lieu critique qui en résulte, suit une loi en I- D1/8 dans le plan des caractéristiques de sortie. A plus fort niveau de courant, la possibilité de mise en conduction du transistor bipolaire latéral est prise en compte; elle se traduit par un lieu critique en I-D 1/4. Cette étude est complétée par l'évaluation de l'influence des courants « sous le seuil ». La résolution numérique du système d'équations mises en jeu, permet de rendre compte des différents cas de figures rencontrés dans la pratique; en particulier, l'effet pénalisant de la charge des porteurs injectés au drain, sur la valeur de la tension de maintien après basculement en second claquage, a pu être mis en évidence. Pour terminer, le comportement des structures multi-cellulaires de puissance en régime d'avalanche, est analysé sur la base des mécanismes proposés

Phénomènes de relaxation dans les structures planes épitaxiales à l'arséniure de gallium

The low frequency relation phenomena that take place on both gated and ungated gallium arsenide planar epitaxial structure are discussed. The voltage-current characteristics are shown to be highly dependent upon: the amplitude, the time dependence of the applied voltage and the temperature. For small signals the output impedance of the device can be described by a first order electric network. Both, the circular form of the admittance diagram and the display of a variety of voltage current shapes are analyzed in terms of the interface double space charge properties associated to the semiconductor transfert equation. An application to the thermal resistance determination, for these structures; is suggested.Les phénomènes de relaxation se produisant en basses fréquences dans les structures planes épitaxiales, avec ou sans grille, en arséniure de gallium sur substrat semi-isolant sont analysés. Il est montré expérimentalement qu'il existe diverses caractéristiques courant-tension qui sont fonction de l'amplitude, de la dépendance temporelle de la tension appliquée et de la température d'essai. Par ailleurs, en petits signaux, l'admittance de sortie des dispositifs est assimilable à un réseau électrique du premier ordre. Une analyse, basée sur les propriétés de la double charge d'espace à l'interface semiconducteur semi-isolant associées à l'équation de transport dans le semiconducteur permet d'expliquer l'existence des caractéristiques limite courant tension et la forme circulaire du diagramme d'admittance. Une application à la détermination des résistances thermiques de ces structures est proposée

Evaluation des performances du transistor MOS de puissance sur carbure de silicium. Compromis résistance passante, tenue en tension et vitesse de commutation

The DC trade-off " ON resistance versus voltage capability " is determined for the SiC multicellular Power MOSFET transistor. First, this limit is analytically calculated for the bulk material. Then, the influence of the size of the MOSFET cell is considered. Under dynamic condition, the switching behaviour is simulated and analysed. We confirm that the DC performances of the SiC device are better than those of Si structures. From a dynamic point of view, a degradation can or not occur depending upon the voltage capability of the considered device. The degradation is due to the drain-gate Miller capacitance increase with the drain doping value.On détermine le compromis statique " résistance passante — tenue en tension " des transistors MOS de puissance multicellulaires sur carbure de silicium. Cette limite est d'abord calculée analytiquement pour le matériau volumique. L'influence de la taille des cellules du transistor MOS est ensuite prise en compte. Au niveau dynamique, la commutation résistive est également simulée. On confirme que les performances statiques de composants SiC sont potentiellement meilleures que celles de leurs homologues Si. D'un point de vue dynamique, on montre que selon la tenue en tension considérée, une dégradation du temps de commutation peut ou non apparaître. Celle-ci est expliquée par l'accroissement de la capacité drain-grille corrélative à l'augmentation de dopage

Détermination expérimentale des paramètres des transistors MOS

We present experimental methods to determine the MOS transistor parameters : effective channel. length, carrier mobility, mobility roll-off coefficient, series drain and source resistances. They are deduced from i) the output conductance measurement, at low drain bias, on a set of MOS transistors with different channel length, and ii) the comparison of the transfer characteristics in the normal and in the reverse configuration, i.e. by inversion of the drain and source electrodes.On propose des méthodes expérimentales propres à déterminer les paramètres des transistors MOS : longueur effective du canal, mobilité des porteurs, potentiel transversal de réduction de mobilité, résistances en série dans la source et le drain. Elles sont basées d'une part sur la mesure des conductances de sortie à faible tension drain-source effectuée sur des transistors MOS de même géométrie mais ayant des longueurs de canal différentes et, d'autre part, sur la comparaison des caractéristiques de transfert courant-tension en régime de non-pincement, en configuration normale et en configuration de source et drain inversés

Influence de la température sur la vitesse limite des porteurs dans un transistor M.O.S. à canal court

A method for determining the temperature dependence of the saturation velocity in a short channel M.O.S. transistor is proposed ; it turns out that the dependence is exponential in agreement with the results of other authors.Une méthode de détermination expérimentale du mode d'évolution de la vitesse limite des porteurs dans un transistor M.O.S. à canal court avec la température est proposée. Il est montré que ces variations sont de type exponentiel en accord avec des résultats expérimentaux obtenus par d'autres auteurs

Etude et modélisation des propriétés dynamiques des transistors MOS de puissance radio fréquences (UHF)

Recent progress in the field of power MOSFET's aimed at fabricating devices whose performances in the power and frequency domains offer the opportunity of working in VHF and UHF bands. In telecommunications, the main application is the output stage (emission) in repeaters of mobile radiotelephony in the narrow bands of 890-915 MHz and 935-960 MHz, designed for the European system GSM (Global System for Mobile communications). In this paper, the main properties of the power MOSFET are analysed using an original physical model. This model is further simplified and embedded in the softwares SPICE and ELDO. Comparing the simulated and experimental static and small signal characteristics as well as the behaviour of resistive switching allows validation of our approach. Then, an UHF power MOSFET amplifier stage is analysed by considering a time domain methodology. Good agreement is found between experimental and simulated results on power gain, power output, large signal impedances and intermodulation distortion products.Les progrès effectués dans la technologie des transistors MOS de puissance permettent de réaliser des composants dont les performances en fréquence et en puissance offrent l'opportunité d'une utilisation en tant qu'amplificateur dans les bandes VHF et UHF. Dans le domaine des télécommunications, une application potentielle est l'étage de sortie—émission—des répéteurs de radiotéléphonie mobile dans les bandes étroites 890-915 MHz et 935-960 MHz allouées au système européen GSM (Groupe Spécial Mobile). Dans cet article, les propriétés et caractéristiques de ces composants sont analysées sur la base originale d'un modèle physique général, puis d'un modèle simplifié, compatible avec les logiciels SPICE et ELDO, du transistor VDMOS de puissance UHF. Des validations en régime statique, régime dynamique petit signal ainsi qu'en régime de commutation résistive sont tout d'abord présentées. Enfin, une étude plus spécifique sur les propriétés de ces transistors MOS en amplification de puissance radio fréquences — gain en puissance, puissance de sortie, impédances grands signaux, distorsion d'intermodulation d'ordre trois — est effectuée sur la base d'une méthodologie d'approche temporelle. Les comparaisons théorie — expérience sont présentées dans tous les régimes de fonctionnement ; des commentaires quant aux performances actuelles de ces produits sont faits