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Modellierung und automatische Generierung von FPGA-basierten Testinstrumenten für den strukturellen Leiterplattentest
Neue Bauformen von Schaltkreisen wie BGAs führen zu sinkenden Möglichkeiten des optischen und mechanischen Testzugriffs und stellen Testsysteme vor Probleme bei der Testbarkeit von Verbindungen zwischen ICs auf Leiterplatten. Damit verbunden sind eine reduzierte Testabdeckung und steigende Kosten. Besonders für FPGAs fehlen geeignete Methoden, bei denen sich das Testsystem automatisch den Gegebenheiten der zu testenden Leiterplatte anpasst. Diese Dissertation beschäftigt sich mit dem Problem des FPGA-basierten Testens. Das vorgestellte Konzept nutzt ausschließlich vorhandene Ressourcen des FPGAs, um Testalgorithmen in dessen Logik zu implementieren und erhöht die Herstellungskosten der Leiterplatte nicht. Die Ressourcen des FPGAs stehen während der Testphase exklusiv für das Testen zur Verfügung. Ausgehend vom Stand der Technik nicht-invasiver elektrischer Verfahren für Leiterplattentests werden aktuelle Ansätze und Methoden miteinander verglichen. Aus deren Stärken und Schwächen wird eine detaillierte Zielstellung für diese Dissertation erarbeitet. Es wird eine Methode zur Generierung von Testinstrumenten für das FPGA-basierte Testen vorgestellt, die die Ausführung von Testalgorithmen in den FPGA verlagern und eine vergleichbare oder bessere Testabdeckung sowie Testgeschwindigkeit als etablierte Verfahren liefert, ohne dafür auf manuelle Eingriffe bei der Generierung angewiesen zu sein. Im Rahmen eines Lösungsansatzes wird neben der Testsystemarchitektur eine Modellierung für die an den Verbindungstests beteiligten Schaltkreise vorgestellt. Hierbei wird die Ausführung der Testalgorithmen im FPGA entweder in Software auf einem softcore-basierten Prozessor oder direkt in Hardware als diskrete Logik in einem sogenannten Co-Prozessor ermöglicht. Mit der Methode ist es möglich jeden Schaltkreis getrennt und unabhängig von der Art seiner späteren Implementierung und den konkreten Gegebenheiten des Prüflings zu modellieren. Die Generierung aller nötigen Bestandteile in Software und Hardware, wie auch deren Integration zu einem Testinstrument erfolgen dabei vollständig automatisch. Kern der Arbeit ist die Modellierung und Generierung für eingebettete Testinstrumente, die auf der Testsystemarchitektur basieren. Der Fokus wird dabei auf die zeitlich korrekte Ansteuerung der an den Verbindungstests beteiligten Schaltkreise gelegt, ohne dabei eine konkrete Implementierung vorzugeben. In Untersuchungen wird die Generierung von Testinstrumenten für verschiedene Schaltkreise betrachtet. Die Ergebnisse belegen die Leistungsfähigkeit der vorgestellten Methode zur automatischen Generierung von FPGA-basierten Testinstrumenten und zeigen eine signifikante Beschleunigung des FPGA-basierten Verbindungstests.New types of cases for integrated circuits like BGAs are leading to a decreased optical and mechanical test access. They are causing problems for test systems when testing connections between integrated circuits on printed circuit boards. This causes decreasing test coverage and increasing test costs. Especially for FPGAs some appropriate methods that automatically adapt the test system to the conditions of the printed circuit board are missing.
This thesis is about the problems of FPGA-based testing. The presented concept solely uses available resources of the FPGA to transfer test algorithms from external test equipment into the programmable logic of the FPGA and therefore does not increase the production costs of the printed circuit board. The resources of the FPGA are exclusively used for testing during the test phase.
Based on state-of-the-art non-invasive electrical methods for printed circuit boards with FPGAs current approaches are compared and analyzed. From the strengths and weaknesses of the considered methods a detailed description of the goals that should be achieved with this thesis is discussed. A method for the generation of so called test instruments for FPGA-based testing is presented. This method transfers the execution of test algorithms into the FPGA and has a similar or better test coverage as well as test speed compared to the well-established techniques without the need for any manually actions when generating such systems.
Besides the chosen test system architecture the modeling of integrated circuits that are part of the connection test is presented. The test system architecture allows the execution of test algorithms either in software on a soft-core processor or directly in dedicated logic, so called co-processors. With this method it is possible to model each integrated circuit independent of each other and also independent of the implementation in software or hardware. The generation of all software and hardware parts of the test system is done fully automatically.
Central element of this thesis is the modeling and generation of embedded test instruments, based on the presented test system architecture. The focus is on the timing-correct control routines of the integrated circuits that are part of the connection test. All parts of the test system should be modeled independent of each other and without knowledge about the use case.
In experiments the generation of test instruments for different integrated circuits is carried out. These experiments prove the performance of the proposed methods for automatic generation of FPGA-based test instrument and show a significant speed-up for FPGA-based tests of printed circuit boards
Dynamisch und partiell rekonfigurierbare Hardwarearchitektur mit adaptivem hardwaregestützten Routing zur Laufzeit
Die Vorliegende Arbeit befasst sich mit der Entwicklung einer rekonfigurierbaren Hardwarearchitektur für dynamische Funktionsmuster. Hierbei war die Zielsetzung neue und bestehende adaptive Konzepte in einer neuen Hardwarearchitektur, der HoneyComb-Architektur, zu vereinen und die Machbarkeit zu präsentieren. Zu den neuen Features dieser Architektur gehören Multikontextfähigkeiten, multigranulare Datentypen, programmierbare Ein-/Ausgabelogik und adaptives Routing zur Laufzeit
Zertifizierbarer Entwicklungsprozess für komplexe Informationsverarbeitungssysteme in der Wägetechnik
The dissertation is about principles, methods and techniques during the
systematic development of embedded systems in the domain of measurement
techniques. The considered domain contains fields of application with
challenging and specific requirements of the information processing system.
E.g. the dynamic weighing systems need solutions with very high resolution
and lowest achievable measurement uncertainty in order to perform
high-speed-measurements in a mechanically disturbed environment. In
particular, the abilities for official calibration and metrologic
reliability are considered. The complex and high-performance functions are
required to guarantee measurement results. FPGA-based systems are used for
the implementation of these functions.The especially designed certifiable
development process (ZEfIRA) provides a procedural method for the
development of complex embedded systems. The metrologic reliability, the
legal requirements like calibratability, the validation and the
verification are included as a general criteria in the entire development
process. ZEfIRA is based on the 3W-model and is designed in an evolutionary
manner. This process starts with the analysis of a predecessor system
followed by the model-based development of a prototype, which leads into an
optimized and application-specific product solution.The study emphasizes
the influence of challenging requirements on the measurement system. It
will be presented, how these can be integrated into the modelling level
during the design and the implementation on a FPGA-based target platform.
The stages of the functional and technical design of the system are
analysed, whereas the realization of the partitions “FPGA logic” and “FPGA
softcore solutions” are discussed in detail.Based on the preliminary design
of the information processing in an electromagnetic force compensation
(EMC) scale, the applicability of the process ZEfIRA and its developed
methods and principles are proved. On the one hand, the optimal
system-specific algorithms of signal processing, control and safety and on
the other hand whose technical implementation are essential. This was
realized with different performance parameters. In addition, the prototype
allows the possible comprehensive analysis for embedding system. In the
conclusion, the performance of ZEfIRA based on the prototype development is
evaluated.Die Dissertation befasst sich mit Prinzipien, Methoden und Techniken der
systematischen Entwicklung von komplexen Eingebetteten Systemen. Die
betrachtete Domäne besitzt Anwendungsbereiche mit anspruchsvollen und
besonderen Anforderungen an die Informationsverarbeitung. In der
dynamischen Wägetechnik sind z.B. Lösungen mit sehr hohen Auflösungen und
kleiner Messunsicherheit bei schnellen Messungen in einem mechanisch
gestörten Umfeld notwendig. Die Anforderungen an die Eichfähigkeit und die
Metrologische Sicherheit sind Besonderheiten. Es werden komplexe und
hochleistungsfähige Funktionen zur Erzeugung der Messergebnisse verlangt.
In der Arbeit werden dafür vorwiegend FPGA-basierte Eingebettete Systeme
verwendet. Der entworfene zertifizierbare Prozess (ZEfIRA) bietet eine
Vorgehensweise für die Entwicklung von Eingebetteten Systemen. Die
Metrologische Sicherheit, die Eichfähigkeit, die Validier- und der
Verifizierbarkeit werden als Kriterien im gesamten Entwurfsprozess
berücksichtigt. ZEfIRA basiert auf einem 3W-Modell und ist evolutionär
angelegt. Innerhalb des Prozesses werden die Analyse eines eventuellen
Vorläufersystems sowie die modellbasierte prototypische Entwicklung bis hin
zu einer produzierbaren Lösung (Produkt) durchgeführt. Die Arbeit
verdeutlicht den großen Einfluss der spezifischen Anforderungen an das
Messsystem. Es wird gezeigt, wie diese bereits zu der Entwurfszeit auf
Modellebene und im Weiteren bei der Implementierung in einer FPGA-basierten
Zielplattform berücksichtigt werden. Es werden verschiedene Schritte des
funktionalen und technischen Systementwurfs untersucht und ausführlich die
Realisierungspartitionen „FPGA-Logik“ und „FPGA-Softcore-Lösungen“
betrachtet. Als Beispiel zum Nachweis der Anwendbarkeit des Prozesses
ZEfIRA dient die prototypische Entwicklung des
Informationsverarbeitungssystems einer elektromagnetischen
Kraftkompensationswaage (EMKW). Ausschlaggebend sind die optimal an das
Gesamtsystem angepassten Signalverarbeitungs-, Regelungs- und
Sicherheitsalgorithmen und deren technische Umsetzung. Dieses wurde mit
verschiedenen Leistungsparametern, wie z.B. Latenz,
Verarbeitungskomplexität und Genauigkeit realisiert. Ergänzend ermöglicht
der Prototyp umfassende Analysemöglichkeiten für das Messsystem. Die
abschließende Wertung ist eine Abschätzung der Leistungsfähigkeit von
ZEfIRA auf Basis dieser prototypischen Entwicklung
FPGA-Cluster – Anwendungsgebiete und Kommunikationsstrukturen
Romoth J. FPGA-Cluster – Anwendungsgebiete und Kommunikationsstrukturen. Bielefeld: Universität Bielefeld; 2018.Fortschritte in der Fertigungstechnik von Halbleitern in Silizium ermöglichen hohe Integrationsdichten und somit den Entwurf von leistungsstarken digitalen logikverarbeitenden Elementen. Mit Hilfe hochparalleler anpassbarer flexibler Architekturen wie im Feld programmierbare Logik-Gatter-Anordnungen (engl.: Field Programmable Gate Array, FPGA) kann eine Vielzahl an Problemstellungen gelöst werden. Aufgrund der gebotenen Parallelität ist es selbst bei den verhältnismäßig geringen Taktraten des FPGAs, die den hochspezialisierten dedizierten Schaltungen anderer Systeme gegenüberstehen, möglich, harte Echtzeitschranken bei der Lösungsberechnung einzuhalten. Darüber hinaus ist die Energieeffizienz aufgrund des proportionalen Einflusses der Taktrate auf die dynamische Verlustleistung von Schaltungen wesentlich höher. Dennoch erfordern unterschiedliche Anwendungsszenarien von FPGAs eine derart hohe Anzahl an Logikressourcen, dass nur die Bündelung mehrerer FPGAs zu einem vernetzten Cluster eine effiziente Verarbeitung gewährleistet.
Im Verlauf dieser Arbeit werden die Anforderungen an eine FPGA-Cluster-Lösung herausgestellt. Anhand eines Überblicks über die typischen Anwendungsfelder rekonfigurierbarer Logiksysteme können die grundlegenden Voraussetzungen identifiziert werden, die eine universell einsetzbare FPGA-Cluster-Architektur erfüllen muss. Insbesondere an die Kommunikationsinfrastruktur zwischen den einzelnen FPGAs im Cluster werden hohe Anforderungen in Bezug auf die Flexibilität gestellt. Die Anpassbarkeit an die individuellen Anforderungen der eingesetzten Algorithmen ist somit neben der Datenrate und der Latenz ein Kernelement bei der Entwicklung des FPGA-Clusters. Zur Evaluation von Systementwürfen wird eine Modellierung erarbeitet, die einen Vergleich auf Basis der Kommunikationsstrukturen ermöglicht. Eine darüber hinausgehende Optimierung des die Verbindungen im Cluster beschreibenden Graphen führt zu einer Minimierung der Latenz von Datenübertragungen und somit zu einer Leistungssteigerung des Gesamtsystems.
Die identifizierten Anforderungen an ein flexibles, modulares und skalierbares FPGA-Cluster-System werden im Rahmen der Arbeit umgesetzt, so dass der RAPTOR-XPress-FPGA-Cluster entsteht, der zudem zur Steigerung der Ressourceneffizienz auf den Mehranwenderbetrieb ausgelegt ist. Auf diese Weise lassen sich in einer Anwendung ungenutzte FPGAs parallel für andere Aufgaben verwenden. Im Zusammenspiel mehrerer Arbeiten des Fachgebiets Kognitronik und Sensorik der Universität Bielefeld ist ein Beispielaufbau mit 16 RAPTOR-XPress-Trägersystemen und 64 FPGAs mit insgesamt 44 359 680 Logikzellen-Äquivalenten und 256 GB an lokalem Arbeitsspeicher realisiert worden. Durch die Umsetzung topologieoptimierter Verbindungsstrukturen kann eine gegenüber vergleichbaren Systemen um 28% gesteigerte Logikdichte erreicht werden, die zusammen mit der erzielbaren Datenrate von 16 x 11,5 Gbit/s die Leistungsfähigkeit der Kommunikationsinfrastruktur des FPGA-Clusters verdeutlicht
Das FPGA-Entwicklungssystem CHDL
In dieser Arbeit wurde das Konzept der C++-basierten Hardwarebeschreibung für Field Programmable Gate Arrays (FPGAs) weiterentwickelt und optimiert. Ergebnis ist ein homogenes System, das eine deutlich verbesserte Unterstützung für FPGA-Koprozessoren bietet als bisher verfügbare Werkzeuge: Das FPGA-Entwicklungssystem CHDL. CHDL integriert mehrere parallel einsetzbare Beschreibungsebenen von der detaillierten strukturellen Spezifikation über Zustandsmaschinen bis hin zur Hochsprachenbeschreibung. Die Simulation kann durch Nachbilden der Hardwareumgebung mittels C++-Funktionen das gesamte zu untersuchende System umfassen. Auch die Softwarekomponente des FPGA-Koprozessors ist in die Simulation einbezogen. Zusätzlich wird die Anwendung moderner Debugging-Verfahren wie Readback und partielle Rekonfiguration unterstützt. Die Ausgabe der Netzlisten erfolgt direkt im XNF- oder EDIF-Format. Beim Einsatz von CHDL muß der Entwickler nur eine einzige Sprache beherrschen, um Anwendungen für FPGA-Koprozessoren zu implementieren: C++. Ein handelsüblicher C++-Kompiler sowie die Place&Route-Software des FPGA-Herstellers reichen aus, um mit CHDL FPGA-Anwendungen zu entwickeln. Es werden keine weiteren Werkzeuge benötigt, insbesondere keine VHDL-Kompiler