Investigation into the wafer-scale integration of fine-grain parallel processing computer systems

This thesis was submitted for the degree of Doctor of Philosophy and awarded by Brunel University.This thesis investigates the potential of wafer-scale integration (WSI) for the implementation of low-cost fine-grain parallel processing computer systems. As WSI is a relatively new subject, there was little work on which to base investigations. Indeed, most WSI architectures existed only as untried and sometimes vague proposals. Accordingly, the research strategy approached this problem by identifying a representative WSI structure and architecture on which to base investigations. An analysis of architectural proposals identified associative memory to be general purpose parallel processing component used in a wide range of WSI architectures. Furthermore, this analysis provided a set of WSI-level design requirements to evaluate the sustainability of different architectures as research vehicles. The WSI-ASP (WASP) device, which has a large associative memory as its main component is shown to meet these requirements and hence was chosen as the research vehicle. Consequently, this thesis addresses WSI potential through an in-depth investigation into the feasibility of implementing a large associative memory for the WASP device that meets the demanding technological constraints of WSI. Overall, the thesis concludes that WSI offers significant potential for the implementation of low-cost fine-grain parallel processing computer systems. However, due to the dual constraints of thermal management and the area required for the power distribution network, power density is a major design constraint in WSI. Indeed, it is shown that WSI power densities need to be an order of magnitude lower than VLSI power densities. The thesis demonstrates that for associative memories at least, VLSI designs are unsuited to implementation in WSI. Rather, it is shown that WSI circuits must be closely matched to the operational environment to assure suitable power densities. These circuits are significantly larger than their VLSI equivalents. Nonetheless, the thesis demonstrates that by concentrating on the most power intensive circuits, it is possible to achieve acceptable power densities with only a modest increase in area overheads.SER

Study of the impact of lithography techniques and the current fabrication processes on the design rules of tridimensional fabrication technologies

Working for the photolithography tool manufacturer leader sometimes gives me the impression of how complex and specific is the sector I am working on. This master thesis topic came with the goal of getting the overall picture of the state-of-the-art: stepping out and trying to get a helicopter view usually helps to understand where a process is in the productive chain, or what other firms and markets are doing to continue improvingUniversidad de sevilla.Máster Universitario en Microelectrónica: Diseño y Aplicaciones de Sistemas Micro/Nanométrico

Algorithmic techniques for physical design : macro placement and under-the-cell routing

With the increase of chip component density and new manufacturability constraints imposed by modern technology nodes, the role of algorithms for electronic design automation is key to the successful implementation of integrated circuits. Two of the critical steps in the physical design flows are macro placement and ensuring all design rules are honored after timing closure. This thesis proposes contributions to help in these stages, easing time-consuming manual steps and helping physical design engineers to obtain better layouts in reduced turnaround time. The first contribution is under-the-cell routing, a proposal to systematically connect standard cell components via lateral pins in the lower metal layers. The aim is to reduce congestion in the upper metal layers caused by extra metal and vias, decreasing the number of design rule violations. To allow cells to connect by abutment, a standard cell library is enriched with instances containing lateral pins in a pre-selected sharing track. Algorithms are proposed to maximize the numbers of connections via lateral connection by mapping placed cell instances to layouts with lateral pins, and proposing local placement modifications to increase the opportunities for such connections. Experimental results show a significant decrease in the number of pins, vias, and in number of design rule violations, with negligible impact on wirelength and timing. The second contribution, done in collaboration with eSilicon (a leading ASIC design company), is the creation of HiDaP, a macro placement tool for modern industrial designs. The proposed approach follows a multilevel scheme to floorplan hierarchical blocks, composed of macros and standard cells. By exploiting RTL information available in the netlist, the dataflow affinity between these blocks is modeled and minimized to find a macro placement with good wirelength and timing properties. The approach is further extended to allow additional engineer input, such as preferred macro locations, and also spectral and force methods to guide the floorplanning search. Experimental results show that the layouts generated by HiDaP outperforms those obtained by a state-of-the-art EDA physical design software, with similar wirelength and better timing when compared to manually designed tape-out ready macro placements. Layouts obtained by HiDaP have successfully been brought to near timing closure with one to two rounds of small modifications by physical design engineers. HiDaP has been fully integrated in the design flows of the company and its development remains an ongoing effort.A causa de l'increment de la densitat de components en els xip i les noves restriccions de disseny imposades pels últims nodes de fabricació, el rol de l'algorísmia en l'automatització del disseny electrònic ha esdevingut clau per poder implementar circuits integrats. Dos dels passos crucials en el procés de disseny físic és el placement de macros i assegurar la correcció de les regles de disseny un cop les restriccions de timing del circuit són satisfetes. Aquesta tesi proposa contribucions per ajudar en aquests dos reptes, facilitant laboriosos passos manuals en el procés i ajudant als enginyers de disseny físic a obtenir millors resultats en menys temps. La primera contribució és el routing "under-the-cell", una proposta per connectar cel·les estàndard usant pins laterals en les capes de metall inferior de manera sistemàtica. L'objectiu és reduir la congestió en les capes de metall superior causades per l'ús de metall i vies, i així disminuir el nombre de violacions de regles de disseny. Per permetre la connexió lateral de cel·les, estenem una llibreria de cel·les estàndard amb dissenys que incorporen connexions laterals. També proposem modificacions locals al placement per permetre explotar aquest tipus de connexions més sovint. Els resultats experimentals mostren una reducció significativa en el nombre de pins, vies i nombre de violacions de regles de disseny, amb un impacte negligible en wirelength i timing. La segona contribució, desenvolupada en col·laboració amb eSilicon (una empresa capdavantera en disseny ASIC), és el desenvolupament de HiDaP, una eina de macro placement per a dissenys industrials actuals. La proposta segueix un procés multinivell per fer el floorplan de blocks jeràrquics, formats per macros i cel·les estàndard. Mitjançant la informació RTL disponible en la netlist, l'afinitat de dataflow entre els mòduls es modela i minimitza per trobar macro placements amb bones propietats de wirelength i timing. La proposta també incorpora la possibilitat de rebre input addicional de l'enginyer, com ara suggeriments de les posicions de les macros. Finalment, també usa mètodes espectrals i de forçes per guiar la cerca de floorplans. Els resultats experimentals mostren que els dissenys generats amb HiDaP són millors que els obtinguts per eines comercials capdavanteres de EDA. Els resultats també mostren que els dissenys presentats poden obtenir un wirelength similar i millor timing que macro placements obtinguts manualment, usats per fabricació. Alguns dissenys obtinguts per HiDaP s'han dut fins a timing-closure en una o dues rondes de modificacions incrementals per part d'enginyers de disseny físic. L'eina s'ha integrat en el procés de disseny de eSilicon i el seu desenvolupament continua més enllà de les aportacions a aquesta tesi

Algorithmic techniques for physical design : macro placement and under-the-cell routing

With the increase of chip component density and new manufacturability constraints imposed by modern technology nodes, the role of algorithms for electronic design automation is key to the successful implementation of integrated circuits. Two of the critical steps in the physical design flows are macro placement and ensuring all design rules are honored after timing closure. This thesis proposes contributions to help in these stages, easing time-consuming manual steps and helping physical design engineers to obtain better layouts in reduced turnaround time. The first contribution is under-the-cell routing, a proposal to systematically connect standard cell components via lateral pins in the lower metal layers. The aim is to reduce congestion in the upper metal layers caused by extra metal and vias, decreasing the number of design rule violations. To allow cells to connect by abutment, a standard cell library is enriched with instances containing lateral pins in a pre-selected sharing track. Algorithms are proposed to maximize the numbers of connections via lateral connection by mapping placed cell instances to layouts with lateral pins, and proposing local placement modifications to increase the opportunities for such connections. Experimental results show a significant decrease in the number of pins, vias, and in number of design rule violations, with negligible impact on wirelength and timing. The second contribution, done in collaboration with eSilicon (a leading ASIC design company), is the creation of HiDaP, a macro placement tool for modern industrial designs. The proposed approach follows a multilevel scheme to floorplan hierarchical blocks, composed of macros and standard cells. By exploiting RTL information available in the netlist, the dataflow affinity between these blocks is modeled and minimized to find a macro placement with good wirelength and timing properties. The approach is further extended to allow additional engineer input, such as preferred macro locations, and also spectral and force methods to guide the floorplanning search. Experimental results show that the layouts generated by HiDaP outperforms those obtained by a state-of-the-art EDA physical design software, with similar wirelength and better timing when compared to manually designed tape-out ready macro placements. Layouts obtained by HiDaP have successfully been brought to near timing closure with one to two rounds of small modifications by physical design engineers. HiDaP has been fully integrated in the design flows of the company and its development remains an ongoing effort.A causa de l'increment de la densitat de components en els xip i les noves restriccions de disseny imposades pels últims nodes de fabricació, el rol de l'algorísmia en l'automatització del disseny electrònic ha esdevingut clau per poder implementar circuits integrats. Dos dels passos crucials en el procés de disseny físic és el placement de macros i assegurar la correcció de les regles de disseny un cop les restriccions de timing del circuit són satisfetes. Aquesta tesi proposa contribucions per ajudar en aquests dos reptes, facilitant laboriosos passos manuals en el procés i ajudant als enginyers de disseny físic a obtenir millors resultats en menys temps. La primera contribució és el routing "under-the-cell", una proposta per connectar cel·les estàndard usant pins laterals en les capes de metall inferior de manera sistemàtica. L'objectiu és reduir la congestió en les capes de metall superior causades per l'ús de metall i vies, i així disminuir el nombre de violacions de regles de disseny. Per permetre la connexió lateral de cel·les, estenem una llibreria de cel·les estàndard amb dissenys que incorporen connexions laterals. També proposem modificacions locals al placement per permetre explotar aquest tipus de connexions més sovint. Els resultats experimentals mostren una reducció significativa en el nombre de pins, vies i nombre de violacions de regles de disseny, amb un impacte negligible en wirelength i timing. La segona contribució, desenvolupada en col·laboració amb eSilicon (una empresa capdavantera en disseny ASIC), és el desenvolupament de HiDaP, una eina de macro placement per a dissenys industrials actuals. La proposta segueix un procés multinivell per fer el floorplan de blocks jeràrquics, formats per macros i cel·les estàndard. Mitjançant la informació RTL disponible en la netlist, l'afinitat de dataflow entre els mòduls es modela i minimitza per trobar macro placements amb bones propietats de wirelength i timing. La proposta també incorpora la possibilitat de rebre input addicional de l'enginyer, com ara suggeriments de les posicions de les macros. Finalment, també usa mètodes espectrals i de forçes per guiar la cerca de floorplans. Els resultats experimentals mostren que els dissenys generats amb HiDaP són millors que els obtinguts per eines comercials capdavanteres de EDA. Els resultats també mostren que els dissenys presentats poden obtenir un wirelength similar i millor timing que macro placements obtinguts manualment, usats per fabricació. Alguns dissenys obtinguts per HiDaP s'han dut fins a timing-closure en una o dues rondes de modificacions incrementals per part d'enginyers de disseny físic. L'eina s'ha integrat en el procés de disseny de eSilicon i el seu desenvolupament continua més enllà de les aportacions a aquesta tesi.Postprint (published version

Design of LCOS microdisplay backplanes for projection applications

De evolutie van licht emitterende diodes (LED) heeft ervoor gezorgd dat het op dit moment interessant wordt om deze componenten als lichtbron te gebruiken in projectiesystemen. LED’s hebben belangrijke voordelen vergeleken met klassieke booglampen. Ze zijn compact, ze hebben een veel grotere levensduur en ogenblikkelijke schakeltijden, ze werken op lage spanningen, etc. LED’s zijn smalbandig en kunnen een groterekleurenbereik realiseren. Ze hebben momenteel echter een beperkte helderheid. Naast de lichtbron is het type van de lichtklep ook bepalend voor de kwaliteit van een projectiesysteem. Er bestaan verschillende lichtkleptechnologieën waaronder die van de reflectieve LCOS-panelen. Deze lichtkleppen kunnen zeer hoge resoluties hebben en wordenvaak gebruikt in kwalitatieve, professionele projectiesystemen. LED’s zijn echter totaal verschillend van booglampen. Ze hebben een andere vorm, package, stralingspatroon, aansturing, fysische en thermische eigenschappen, etc. Hoewel er een twintigtal optische architecturen bekend zijn voor reflectieve beeldschermen (met een booglamp als lichtbron), zijn ze niet geschikt voor LED-projectoren en moeten nieuwe optische architecturen en een elektronische aansturing ontwikkeld worden. In dit doctoraat werd er hieromtrent onderzoek gedaan. Er werd uiteindelijk een driekleurenprojector (R, G, B) met een efficiënt LED-belichtingssysteem gebouwd met twee LCOS-lichtkleppen. Deze LEDprojector heeft superieure eigenschappen (zeer lange levensduur, beeldkwaliteit, etc.) en een matige lichtopbrengst

Modélisation des procédés pour la correction des effets de proximity en lithographie électronique

Since the development of the first integrated circuit, the number of components fabricated in a chip continued to grow while the dimensions of each component continued to be reduced. For each new technology node proposed, the fabrication process had to cope with the increasing complexity of its scaling down. The lithography step is one of the most critical for miniaturization due to the tightened requirements in both precision and accuracy of the pattern dimension printed into the wafer. Current mass production lithography technique is optical lithography. This technology is facing its resolution limits and the industry is looking for new approaches, such as Multi-patterning (MP), EUV lithography, Direct Write (DW), Nano-imprint or Direct Self-Assembly (DSA). Although these alternatives present significant differences among each other, they all present something in common: they rely on e-beam writers at some point of their flow. E-beam based lithography is subject to phenomena that impact resolution such as are electron scattering, fogging, acid diffusion, CMP loading, etc. The solution the industry adopted to address these effects is to predict and compensate for them. This correction requires predicting the effects, which is achieved through modeling. Hence the importance of developing accurate models for e-beam process. In this thesis, the basic concepts involving modeling are presented. Topics such as data quality, model selection and model validation are introduced as tools for modeling of e-beam lithography. Moreover, the concepts of local and global sensitivity analysis were also presented. Different strategies of global sensitivity analysis were presented and discussed as well as one of the main aspects in its evaluation, which is the space sampling approach. State-of-the-art strategies for todays and future lithography processes were presented and each of their main steps were described. First Principle models that explain the physics and chemistry of the most influential steps in the process resolution were also discussed. Moreover, general Compact models for predicting the results from e-beam lithography were also presented. Finally, some of the limitations of the current approach were described. New compact models described as Point-Spread-Function (PSF) are proposed based on new distributions, such as Gamma and Voigt. Besides, a technique using Splines for describing a PSF is also proposed. Moreover, a flexible resist model able to integrate most of the observed behavior was also proposed, based on evaluating any pattern on the layout using metrics. Results using such method further improved the any of the PSF distribution approach on the critical features that were limiting the future technology nodes. Other specific models and strategies for describing and compensating for extreme-long-range effects and for matching two different fabrication processes are also proposed and described in this work. The calibration layout is a key factor for providing the calibration algorithm with the experimental data necessary to determine the values of each of the parameters of the model. Several strategies from the literature were briefly described before introducing one of the main propositions of this thesis, which is employing variance-based global sensitivity analysis to determine which patterns are more suitable to be used for calibration. A complete flow for selecting patterns for a calibration layout was presented. A study regarding the impact of process and metrology variability over the calibration result was presented, indicating the limits one may expect from the generated model according to the quality of the data used. Finally, techniques for assuring the quality of a model such as cross-validation were also presented and demonstrated in some real-life situations.Depuis l'apparition du premier circuit intégré, le nombre de composants constituant une puce électronique n'a cessé d'augmenter tandis que les dimensions des composants ont continuellement diminué. Pour chaque nouveau nœud technologique, les procédés de fabrication se sont complexifiés pour permettre cette réduction de taille. L'étape de lithographie est une des étapes la plus critique pour permettre la miniaturisation. La technique de lithographie qui permet la production en masse est la lithographie optique par projection. Néanmoins cette technologie approche de ses limites en résolution et l'industrie cherche de nouvelles techniques pour continuer à réduire la taille des composants. Les candidats sont l'écriture en plusieurs passes, la lithographie EUV, l'écriture directe, la nano-impression ou l'auto-organisation dirigée. Même si ces alternatives reposent sur des principes très différents, chacune a en commun l'utilisation de la lithographie électronique à un moment ou à un autre de leur réalisation. La lithographie électronique est sujette à des phénomènes spécifiques qui impactent la résolution finale, tels la diffusion des électrons, le « fogging », la diffusion d'acide, la CMP etc… La solution choisie par l'industrie pour tenir compte de tous ces phénomènes est de les prévoir puis de les compenser. Cette correction nécessite de les prédire à l'aide de modélisation, la précision de ces modèles décrivant les procédés étant primordiale. Dans cette thèse, les concepts de base permettant de développer un modèle sont présentés. L'évaluation de la qualité des données, la méthodologie de choix d'un modèle ainsi que la validation de ce model sont introduites. De plus, les concepts d'analyse de sensibilité locale et globale seront définis. L'état de l'art des stratégies utilisées ou envisagées pour les procédés lithographiques actuels ou futurs sont énoncés, chacune des principales étapes lithographiques étant détaillée. Les modèles tenant compte de la physique et de la chimie impactant sur la résolution après écriture par e-beam sont étudiés. De plus, les modèles compacts permettant de prédire les résultats obtenus par e-beam seront détaillés, pour finalement décrire les limitations des stratégies actuelles. De nouveaux modèles compactes sont proposés en introduisant de nouvelles familles de fonctions telles que les fonctions Gamma ou les fonctions de Voigt. De plus, l'utilisation des fonctions d'interpolations de type Spline sont également proposés. Un modèle résine d'utilisation souple a également été développé pour tenir compte de la plupart des comportements expérimentaux observés en évaluant les dimensions de motifs d'un dessin en utilisant des métriques appropriés. Les résultats obtenus en utilisant de telles méthodes montrent une amélioration de la précision de la modélisation, notamment en ce qui concerne les motifs critiques. D'autres modèles spécifiques permettant de décrire les effets d'extrême longue portée ou permettant de compenser les déviations entre deux procédés sont également décrits dans ce travail. Le choix du jeu de motifs de calibration est critique pour permettre à l'algorithme de calibration d'obtenir des valeurs robustes des paramètres du modèle. Plusieurs stratégies utilisées dans la littérature sont brièvement décrites avant l'introduction d'une technique qui utilise l'analyse de sensibilité globale basée sur la variance afin de sélectionner les types de géométries optimales pour la calibration. Une stratégie permettant la sélection de ces motifs de calibration est détaillée. L'étude de l'impact du procédé et des incertitudes de mesures issue de la métrologie est également abordée, ce qui permet d'énoncer les limites à attendre du modèle sachant que les mesures peuvent être imprécises. Finalement, des techniques permettant de s'assurer de la qualité d'un modèle sont détaillées, telle l'utilisation de la validation croisée. La pertinence de ces techniques est démontrée pour quelques cas réel