ФИЗИЧЕСКАЯ КРИПТОГРАФИЯ И ЗАЩИТА ЦИФРОВЫХ УСТРОЙСТВ

The article presents the main scientific results and practical achievements obtained by undergraduate and graduate students of Computer Science department of BSUIR under the supervision of professor A.A. Ivaniuk during the period from 2014 to 2018. The original circuit solutions in the field of synthesis of digital physically unclonable functions are presented. The area of physically unclonable functions was first time published in the journal «Informatics» by professor of Software for information technologies department of BSUIR, doctor of technical sciences V.N. Yarmolik, which is a famous domestic scientist in area of reliable digital devices and systems design. New methods and algorithms for unclonable identification and authentication of digital devices are described. The paper also presents the results obtained in the field of random number sequences generation. In addition, the results on the methods of hardware watermarks injection and functional obfuscation of digital devices are given.В статье представлены основные научные результаты и достижения, полученные аспирантами, магистрантами и соискателями кафедры информатики БГУИР под научным руководством профессора А.А. Иванюка в период с 2014 по 2018 год. Приведены оригинальные схемотехнические решения в области синтеза цифровых физически неклонируемых функций. Впервые проблематика физически неклонируемых функций была опубликована в 2011 году в журнале «Информатика» профессором кафедры ПОИТ БГУИР д.т.н., профессором В.Н. Ярмоликом, являющимся известным отечественным ученым в области проектирования надежных цифровых устройств и систем. В данной статье приведены новые методы и алгоритмы неклонируемой идентификации и аутентификации цифровых устройств. Представлены результаты, полученные в области генерирования случайных числовых последовательностей. Кроме того, приведены результаты по методам реализации аппаратных водяных знаков и функциональной обфускации цифровых устройств

Синтез симметричных путей физически неклонируемой функции типа арбитр на FPGA

В статье предлагается новая архитектура звеньев симметричных путей ФНФ типа арбитр, позволяющая эффективно применять ресурсы LUT-блоков различных кристаллов FPGA

Синтез симметричных путей физически неклонируемой функции типа арбитр на FPGA

Physical cryptography is one of the current trends among the existing methods of protecting digital devices from illegal access. Circuit design solutions in physical cryptography are called digital physically unclonable functions (PUFs), which to be implemented ensure the uniqueness, non-reproducibility (non-cloning) of the protected digital device. In addition, PUFs should be efficient as hardware resources. The existing implementations of the arbiter PUF are based on the synthesis of configurable symmetric paths, when each link is a pair of two-input multiplexers providing two configurations of test signal translation: direct and cross. In order to build a single link on FPGA, it is necessary to use two built-in LUT-blocks, providing the implementation of two multiplexers, meanwhile the hardware resources of LUT-blocks are not fully utilized. The article presents a new architecture of symmetric paths of the arbiter PUF, allowing efficient use of hardware resources of LUT-blocks for various FPGA families.Физическая криптография является одним из актуальных направлений среди существующих методов защиты цифровых устройств от нелегального доступа. Схемотехнические решения, лежащие в основе физической криптографии, получили название цифровых физически неклонируемых функций (ФНФ), реализация которых обеспечивает уникальность, невоспроизводимость (неклонируемость) защищаемого цифрового устройства. Кроме того, ФНФ эффективны с точки зрения аппаратных ресурсов при их реализации. Существующие ФНФ типа арбитр основаны на синтезе конфигурируемых симметричных путей, каждое звено которых представляет собой пару двухвходовых мультиплексоров, обеспечивающих две конфигурации трансляции тестовых сигналов: прямую и перекрестную. Для построения на программируемой логической интегральной схеме (ПЛИС) типа FPGA одного звена необходимо применение двух встроенных LUT-блоков, обеспечивающих реализацию двух мультиплексоров, при этом ресурсы LUT-блоков используются не полностью. В статье предлагается новая архитектура звеньев симметричных путей ФНФ типа арбитр, позволяющая эффективно применять ресурсы LUT-блоков различных кристаллов FPGA

An Efficient Authentication Protocol for Smart Grid Communication Based on On-Chip-Error-Correcting Physical Unclonable Function

Security has become a main concern for the smart grid to move from research and development to industry. The concept of security has usually referred to resistance to threats by an active or passive attacker. However, since smart meters (SMs) are often placed in unprotected areas, physical security has become one of the important security goals in the smart grid. Physical unclonable functions (PUFs) have been largely utilized for ensuring physical security in recent years, though their reliability has remained a major problem to be practically used in cryptographic applications. Although fuzzy extractors have been considered as a solution to solve the reliability problem of PUFs, they put a considerable computational cost to the resource-constrained SMs. To that end, we first propose an on-chip-error-correcting (OCEC) PUF that efficiently generates stable digits for the authentication process. Afterward, we introduce a lightweight authentication protocol between the SMs and neighborhood gateway (NG) based on the proposed PUF. The provable security analysis shows that not only the proposed protocol can stand secure in the Canetti-Krawczyk (CK) adversary model but also provides additional security features. Also, the performance evaluation demonstrates the significant improvement of the proposed scheme in comparison with the state-of-the-art

FPGA Based Arbiter Physical Unclonable Function Implementation with Reduced Hardware Overhead

The paper presents a new architecture of symmetric paths of the arbiter PUF, providing efficient use of the hardware resources of LUT blocks for various Xilinx Artix-7 FPGA family

Исследование характеристик физически неклонируемых функций, построенных на базе комбинированного генератора

Данная работа направлена на исследование характеристик случайности и уникальности физически неклонируемых функций, построенных на основе схемы комбинированного генератора. В работе рассмотрены структура схемы комбинированного генератора и режимы его работы. Представлены экспериментальные результаты, полученные при исследовании характеристик рассматриваемого типа физически неклонируемых функций на различных экземплярах программируемых логических интегральных схем - ПЛИС Xilinx семейства Zynq7000

Proof-of-PUF enabled blockchain: concurrent data and device security for internet-of-energy

A detailed review on the technological aspects of Blockchain and Physical Unclonable Functions (PUFs) is presented in this article. It stipulates an emerging concept of Blockchain that integrates hardware security primitives via PUFs to solve bandwidth, integration, scalability, latency, and energy requirements for the Internet-of-Energy (IoE) systems. This hybrid approach, hereinafter termed as PUFChain, provides device and data provenance which records data origins, history of data generation and processing, and clone-proof device identification and authentication, thus possible to track the sources and reasons of any cyber attack. In addition to this, we review the key areas of design, development, and implementation, which will give us the insight on seamless integration with legacy IoE systems, reliability, cyber resilience, and future research challenges

Combined Random Number Generator on Programmable Logic Integrated Circuits

Показана практическая возможность реализации генераторов случайных чисел на программируемых логических интегральных схемах (англ. FPGA – field programmable gate arrays) путем комбинирования различных физически неклонируемых функций. Предложена компактная и масштабируемая схема цифрового источника случайных чисел на основе асинхронного триггера D-типа, сочетающая в себе характеристики физически неклонируемых функций как статической памяти, так и кольцевого осциллятора. В отличие от существующих генераторов случайных чисел предложенная схема может быть использована для решения задачи неклонируемой идентификации цифровых устройств. Приведены экспериментальные результаты, полученные при реализации предложенной схемы генератора на основе программируемых логических интегральных схем типа FPGA Xilinx Zynq. Описаны основные режимы функционирования, вероятностные и статистические характеристики числовых последовательностей, генерируемых предложенной схемой

Konzeption und Umsetzung einer mobilen Applikation zur Validierung von f\"alschungssicheren Produktlabeln

Due to increasing numbers of product piracy worldwide, a cost-effective method for verifying the origin of a product is to be developed. For this purpose, a certificate of authenticity can be created using precisely measurable, unique properties of special physical objects that are difficult to reconstruct. In the context of the present work, this is a counterfeit-proof label composed of randomly distributed gold nanospheres or rods in a semi-transparent material. The characteristic positioning of the label's elements can be precisely measured using a smartphone's camera and additional technologies. This can create an offline usable verification method for the general public without the need for an existing network connection. The present work provides a first part of the proof of concept that such a system and especially the associated algorithmic computation method can be implemented and efficiently used in a mobile application. In addition, a method suitable in practice for transmitting and securing the required information is determined in each case. Furthermore, the results of the validation of counterfeit-proof product labels are analyzed in detail and existing weaknesses are pointed out. -- Auf Grund weltweit steigender Zahlen der Produktpiraterie soll ein kosteng\"unstiges Verfahren zur Verifizierung der Herkunft eines Produktes entwickelt werden. Daf\"ur l\"asst sich durch exakt messbare, einzigartige, jedoch schwer rekonstruierbare Eigenschaften spezieller physischer Objekte ein Echtheitszertifikat kreieren. Dieses ist im Kontext der vorliegenden Arbeit ein f\"alschungssicheres Label, das sich in einem semi-transparenten Material aus zuf\"allig verteilten Goldnanok\"ugelchen oder -st\"abchen zusammensetzt. Die charakteristischen Positionierungen der Elemente des Labels lassen sich mit der Kamera eines Smartphones und zus\"atzlichen Technologien pr\"azise messen. Dadurch kann f\"ur die breite Bev\"olkerung ohne die Notwendigkeit einer bestehenden Netzwerkverbindung ein offline verwendbares Verifikationsverfahren erschaffen werden. Die vorliegende Arbeit liefert einen ersten Teil des Machbarkeitsnachweises, dass ein derartiges System und insbesondere das damit einhergehende algorithmische Berechnungsverfahren in einer mobilen Applikation implementier -- und effizient einsetzbar ist. Zudem wird je eine in der Praxis geeignete Methode zur \"Ubermittlung und Sicherung der ben\"otigten Informationen eruiert. Des Weiteren werden die Resultate der Validierung von f\"alschungssicheren Produktlabeln ausf\"uhrlich analysiert und vorhandene Schw\"achen aufgezeigt.Comment: Thesis for: Informatik Bachelor; Advisor: Dr. Markus Friedrich, Dr. Sebastian Feld, Prof. Dr. Dr. Ulrich R\"uhrmair; in Germa

Reliable and modeling attack resistant authentication of Arbiter PUF in FPGA implementation with trinary quadruple response

Field programmable gate array (FPGA) is a potential hotbed for malicious and counterfeit hardware infiltration. Arbiter-based physical unclonable function (A-PUF) has been widely regarded as a suitable lightweight security primitive for FPGA bitstream encryption and device authentication. Unfortunately, the metastability of flip-flop gives rise to poor A-PUF reliability in FPGA implementation. Its linear additive path delays are also vulnerable to modeling attacks. Most reliability enhancement techniques tend to increase the response predictability and ease machine learning attacks. This paper presents a robust device authentication method based on the FPGA implementation of a reliability enhanced A-PUF with trinary digit (trit) quadruple responses. A two flip-flop arbiter is used to produce a trit for metastability detection. By considering the ordered responses to all four combinations of first and last challenge bits, each quadruple response can be compressed into a quadbit that represents one of the five classes of trit quadruple response with greater reproducibility. This challenge-response quadruple classification not only greatly reduces the burden of error correction at the device but also enables a precise A-PUF model to be built at the server without having to store the complete challenge-response pair (CRP) set for authentication. Besides, the real challenge to the A-PUF is generated internally by a lossy, nonlinear, and irreversible maximum length signature generator at both the server and device sides to prevent the naked CRP from being machine learned by the attacker. The A-PUF with short repetition code of length five has been tested to achieve a reliability of 1.0 over the full operating temperature range of the target FPGA board with lower hardware resource utilization than other modeling attack resilient strong PUFs. The proposed authentication protocol has also been experimentally evaluated to be practically secure against various machine learning attacks including evolutionary strategy covariance matrix adaptation.Ministry of Education (MOE)Accepted versionThis work was supported by the Singapore Ministry of Education Academic Research Fund (AcRF) Tier II under Grant MOE 2015-T2-2-013. The associate editor coordinating the review of this manuscript and approving it for publication was Dr. Eduard A. Jorswieck. (Corresponding authors: Siarhei S. Zalivaka; Chip-Hong Chang.