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    Realisierungsmethodik von applikationsspezifischen Softcore FPGA-Lösungen: in Abhänigkeit von algorithmischen Anforderungen im Einsatzgebiet eingebetteter Systeme

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    Die vorliegende Dissertation befasst sich mit Prinzipien, Methodiken, Techniken und Realisierungen zur systematischen Entwicklung von komplexen eingebetteten Systemen unter Verwendung von Softcore Prozessoren. Die adressierte Aufgabendomäne ist vor allem die echtzeitkritische Daten- und Bildverarbeitung. Notwendig sind neue Lösungen aufgrund immer leistungsfähigerer eingebetteter Systeme, mit deren Hilfe Aufgabenfelder bedient werden können, die bisher mit diesen Systemen nicht umsetzbar waren. Aufbauend auf den Darstellungen bereits existierender Modelle und Verfahren, wie z. B. dem V-Modell oder dem Hardware-Software Co-Design, wird eine spezielle Realisierungsmethodik für applikationsspezifische Softcore FPGA-Lösungen in Abhängigkeit von algorithmischen Anforderungen in der Aufgabendomäne erarbeitet. In diesem Zusammenhang wird eine Softcore-Bibliothek mit an diese Domäne angepassten Eigenschaften konzipiert und umgesetzt. Das dabei verwendete modellbasierte Vorgehen ermöglicht durch eine hierarchische Beschreibung und Validierung eine zeit- und kosteneffiziente Entwicklung komplexer Systeme. Für jede Abstraktionsebene werden Modelle vorgestellt, die jeweils auf dieser alle notwendigen Anforderungen zur frühzeitigen Fehlererkennung und Fehlervermeidung sowie eine automatisierte Codegenerierung und Optimierungen sinnvoll umsetzen. Durch gezielte Festlegung einzuhaltender Kriterien und Entwicklungsschritte wird dabei in jeder Komponente der Toolchain eine bestmögliche Kombination von zeit- und kosteneffizienter Entwicklung mit der Sicherstellung der Einhaltung harter Echtzeiteigenschaften sowie einer Maximierung der Wiederverwendbarkeit, erreicht. Dabei spielt die Anpassbarkeit der eingebetteten Systeme mit Hilfe von partieller Rekonfiguration, mit der das dynamische Austauschen von Teilen des Softcores oder sogar ganzer Softcore Prozessoren zur Laufzeit ermöglicht wird, eine wichtige Rolle. Es erfolgen ein praktischer Nachweis der Funktionalität der erarbeiteten Modelle sowie ausführliche Experimente über die zeitlichen Anforderungen bei der partiellen Rekonfiguration von Softcore Prozessoren. Die praktischen Ergebnisse der Arbeit zeigen deutlich die Effizienz der Entwicklung von Lösungen mit der konzipierten und umgesetzten Toolchain sowie die Relevanz und Einsetzbarkeit der partiellen Rekonfiguration in diesem Gebiet.This dissertation focuses on principles, methods, techniques and realizations for the systematic development of complex embedded systems using softcore processors. The addressed domain is primarily real-time-critical data and image processing. New solutions are needed due to the increasing performance of embedded systems, allowing for a range of applications that were previously not solvable with these systems. Building on the concepts of already existing models and methods, e.g. the V-model or hardware-software-co-design, a special realization methodology for application-specific softcore FPGA solutions is developed, in conjunction with algorithmic requirements in the addressed domain. In this context, a softcore library with characteristics tailored to this domain is designed and implemented. Through a hierarchical description and validation, the model-based approach used in this thesis enables the time- and cost-efficient development of complex systems. For each abstraction level, models are presented that provide all necessary requisites for early error detection and prevention, as well as mostly automated code generation and code optimization. By defining relevant criteria and development steps, a parsimonious development with respect to time and cost is achieved in each component of the toolchain. This ensures strict adherence to the hard real-time properties and maximizes the reusability of the modules implemented for a specific project. The adaptability of the embedded systems through using partial reconfiguration plays an important role. Partial reconfiguration enables dynamic replacement of parts of the softcore or even entire softcore processors at runtime. A practical evaluation of the functionality of the developed models as well an extensive array of experiments concerning the time requirements for the partial reconfiguration of softcore processors are presented. The practical results of this thesis clearly demonstrate the efficiency of developing solutions with the designed and realized toolchain, as well as the relevance and applicability of partial reconfiguration in the addressed domain

    Dynamisch adaptive Mikroarchitekturen mit optimierten Speicherstrukturen und variablen Befehlssätzen

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    Die Anforderungen, die an Mikroarchitekturen gestellt werden, steigen stetig, ein Großteil der technologischen Innovationen der letzten Jahrzehnte ist erst durch den Fortschritt der Halbleiterindustrie und den damit verbundenen Performanzsteigerungen integrierter Schaltkreise möglich geworden. Eine weitere Performanzsteigerung integrierter Schaltkreise ist durch das Erreichen von physikalischen Grenzen nicht mehr selbstverständlich. Es müssen neue Architekturen entworfen werden, um an diesem Punkt auch weiterhin die steigenden Anforderungen erfüllen zu können. Im Rahmen dieser Arbeit wurden flexible Mikroarchitekturen entworfen und evaluiert, die applikationsspezifisch verschiedene Parameter der Architektur optimieren. Die entworfenen Mikroarchitekturen erfüllen die gestellten Anforderungen durch eine neuartige und effiziente Nutzung der vorhandenen Ressourcen. Es wurde eine inhalts-adaptive Speicherstruktur entworfen, welche für eine effiziente Verarbeitung von im Voraus analysierten Daten ausgelegt ist. Das entworfene Konzept bleibt durch die automatische Generierung flexibel einsetzbar und ist adaptierbar. Das System zeigt zudem das Potential auf, welches in einer Verschiebung der Komplexität des Anwendungsfalls zur Laufzeit auf Analysen im Vorfeld liegt. Ein weiterer Ansatz ist das Konzept einer transparenten und dynamischen Hardwarebeschleunigung eines adaptiven Prozessors. Für die Realisierung wurde ein Automatismus entworfen und dem Prozessor zur Verfügung gestellt, mit der dieser eigenständig zur Laufzeit rechenintensive Kernel detektieren und beschleunigen kann. Auf diese Weise verbindet der adaptive Prozessor nicht nur die Generalität eines Allzweck-Prozessor mit der Flexibilität eines rekonfigurierbaren Systems, sondern ist zusätzlich in der Lage unabhängig vom Softwareentwickler oder Compiler Anwendungen zur Laufzeit zu beschleunigen. Dies führt zu einer eigenständigen Anpassungsfähigkeit des Prozessors an die Anwendung und ermöglicht somit eine Performanzsteigerung eines Kernels, welcher während der Entwicklungsphase des Prozessors nicht berücksichtigt worden ist. Zusammenfassend kann gezeigt werden, dass mit relativ geringem Entwicklungsaufwand leistungsstarke und flexible Mikroarchitekturen entworfen und realisiert werden können, wenn ein Hauptaugenmerk auf die effiziente Nutzung der vorhandenen Ressourcen gelegt wird

    Algorithmen, Architekturen und Technologie der optoelektronischen Rechentechnik

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    Der Einsatz optischer Verbindungen in der Rechentechnik verspricht viele der heute bei der Kommunikation zwischen Leiterplatten und zwischen integrierten Schaltkreisen auftretende Engpässe zu lösen. Optische Verbindungen moderaler Parallelität (10-20 Kanäle) zwischen Baugruppen sind, wie die Ergebnisse dieser Arbeit zeigen, mittlerweile technisch machbar. Die effiziente Nutzung optischer Verbindungen im Bereich chip-to-chip zum Aufbau eines 3-dimensionalen optoelektronischen VLSI (3-D O E-VLSI) erfordert dagegen wesentlich stärkere Eingriffe in die Architektur derzeitiger VLSI-Systeme. Aufgabe der Informatik ist einerseits die Entwicklung geeigneter Architekturen und zugehöriger Algorithmen und andererseits der Nachweis der hardwaretechnischen Machbarkeit der entwickelten Architekturkonzepte. In der Arbeit werden eine Reihe von Architekturvorschlägen unterbreitet, die weitgehend bis auf die Hardwareebene spezifiziert sind und teilweise in ersten Demonstrator- und Testschaltkreisen realisiert wurden. Dies betrifft ein superskalares aus Superpipelinestufen aufgebautes optoelektronisches 3-D Rechenwerk für Ganzzahlarithmetik, einen binären neuronalen Assoziativspeicher, figurierbare Hardwarestrukturen, eine 3-D Architektur für alle Prozessoren, systolische Addierer und ein Architekturkonzept für einen digitalen optoelektronischen Bildverarbeitungsprozessor. Durch theoretische Vergleiche wird der Nachweis erbracht, daß für die genannten Architekturen durch den Einsatz eines hochdichten optischen Verbindungssystems Steigerungen der Durchsatzrate von 1-3 Größenordnungen gegenüber rein-elektronischen Systemen möglich sind. Für den Assoziativspeicher, die rekonfigurierbare Hardware und das 3-D Rechenwerk für Ganzzahlarithmetik wurden erste einfache OE-VLSI-Schaltkreise auf der Basis optischer Modulatoren und PN-Detektoren realisiert. Da der Entwurf solcher Systeme neue rechnergestützte Entwurfssysteme erfordert, werden ferner die im Rahmen der Arbeit durchgeführten Entwicklungen für ein Simulations- und Synthesewerkzeug für 3-D OE-VLSI-Systeme dargestellt

    Online- und Offline-Prozessierung von biologischen Zellbildern auf FPGAs und GPUs

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    Wenn Bilder von einem Mikroskop mit hohem Datendurchsatz aufgenommen werden, müssen sie wegen der großen Bildmenge in einer automatischen Analyse prozessiert werden. Es gibt zwei Ansätze: die Offlineprozessierung, die Verarbeitung der Bilder auf einem Cluster, und die Onlineprozessierung, die Verarbeitung des Pixelstroms direkt von den Sensoren. Für die Bewältigung der Bilddaten in der Offlineprozessierung setzt diese Arbeit auf Grafikkarten und demonstriert eine Implementierung der Haralick-Bildmerkmalerkennung in CUDA. Dabei wird der Algorithmus um den Faktor 1000, gegenüber einer CPU-Lösung, beschleunigt. Dies ermöglicht den Biologen weitere Tests und einen schnelleren Erkenntnisgewinn. Die Onlineprozessierung setzt auf FPGAs, die sich mit den Sensoren elektrisch verbinden lassen. Dabei soll sich der Algorithmus dem Bedarf der Biologen entsprechend verändern lassen. Diese Arbeit zeigt die Entwicklung eines OpenCL-FPGA-Kompilierer-Prototyps. Die Biologen können Algorithmen in OpenCL schreiben und in ein Hardwaredesign für den FPGA übersetzen, was in einer Hardwarebeschreibungssprache für sie zu komplex wäre. Neben der Einfachheit hat die parallele Sprache OpenCL den Vorteil der Portierbarkeit auf andere Architekturen. Falls der FPGA-Kompilierer wegen existierender Einschränkungen den Algorithmus nicht übersetzen kann, lässt sich das OpenCL-Programm auch für die GPUs in der Offlineprozessierung übersetzen

    Dynamisch und partiell rekonfigurierbare Hardwarearchitektur mit adaptivem hardwaregestützten Routing zur Laufzeit

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    Die Vorliegende Arbeit befasst sich mit der Entwicklung einer rekonfigurierbaren Hardwarearchitektur für dynamische Funktionsmuster. Hierbei war die Zielsetzung neue und bestehende adaptive Konzepte in einer neuen Hardwarearchitektur, der HoneyComb-Architektur, zu vereinen und die Machbarkeit zu präsentieren. Zu den neuen Features dieser Architektur gehören Multikontextfähigkeiten, multigranulare Datentypen, programmierbare Ein-/Ausgabelogik und adaptives Routing zur Laufzeit

    Dynamische Rekonfigurationsmethodik für zuverlässige, echtzeitfähige Eingebettete Systeme in Automotive

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    Currently, dynamically reconfigurable systems are not used in automotive and there is no process model for their development. The focus of this dissertation is to explore methods and approaches for the development of such systems. One major architectural driver is autonomous driving, another is functional high integration on central computing platforms. Taking these into account, dynamic reconfiguration is classified and explored

    TUKUTURI: eine dynamisch selbstrekonfigurierbare Softcore Prozessorarchitektur

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    Der Entwurf von Systemen zur digitalen Signalverarbeitung stellt den Entwickler vor stetig wachsende Herausforderungen, die durch zunehmende Komplexität von Anwendungen und die dafür benötigte Steigerung der Leistungsfähigkeit eingebetteter Systeme verursacht werden. Ein weiterer Aspekt neben der Leistungsfähigkeit ist die Flexibilität, die es erlaubt, Anwendungen und Algorithmen auch nach Auslieferung eines Systems zu verändern. Diese kann zum einen durch Verwendung von FPGAs erreicht werden, die eine Rekonfiguration der Hardware ermöglichen. Zum anderen können prozessorbasierte Systeme verwendet werden, die Flexibilität durch Programmierbarkeit bereitstellen. Anwendungsspezifische Anpassungen der Prozessorarchitektur und ein hohes Maß an paralleler Datenverarbeitung, beispielsweise durch VLIW-Prozessoren, stellen dabei Mittel zum Erreichen hoher Leistungen dar. Das Thema dieser Arbeit ist die Untersuchung eines Entwurfsprozesses für anwendungsspezifische Prozessorsysteme. Dieser basiert auf einem flexiblen SIMD-VLIW-Prozessor, der in großem Umfang konfiguriert und durch zusätzliche Hardwaremodule erweitert werden kann. Zur Exploration des Entwurfsraums werden Werkzeuge zur Analyse von Prozessorkonfigurationen in realen Anwendungen bereitgestellt sowie Methoden zur automatisierten Adaption der Architektur auf Basis dieser Analyseergebnisse untersucht. Die Kompilierung von Anwendungen für VLIW-Architekturen wird aufgrund der kombinatorischen Komplexität üblicherweise mittels statischer Heuristiken durchgeführt, wodurch eine optimale Adaption an flexible Architekturen erschwert werden kann. Daher werden hier dynamische Methoden zur Codegenerierung, die auf evolutionären Algorithmen basieren, untersucht. Die Umsetzung der Architektur als Softcore auf einem FPGA bietet zusätzlich die Möglichkeit der dynamischen Adaption der Hardware zur Laufzeit. Diese Möglichkeiten und deren Einfluss auf die Leistungsfähigkeit der Prozessorsysteme werden ebenfalls untersucht. Die Analyse des Entwurfsprozesses in einer exemplarischen Anwendung der bildbasierten Objekterkennung und der Vergleich mit Implementierungen auf einem MIPS-Softcore bzw. VLIW-DSP zeigen die Eignung der Methoden zur Adaption von Softcore-Prozessoren und der EA-basierten Kompilierung von Anwendungen. Die dynamische Hardwarerekonfiguration zur Laufzeit kann bei reduziertem Flächenbedarf für die Hardware ohne Leistungsverlust eingesetzt werden

    Methoden zur applikationsspezifischen Effizienzsteigerung adaptiver Prozessorplattformen

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    General-Purpose Prozessoren sind für den durchschnittlichen Anwendungsfall optimiert, wodurch vorhandene Ressourcen nicht effizient genutzt werden. In der vorliegenden Arbeit wird untersucht, in wie weit es möglich ist, einen General-Purpose Prozessor an einzelne Anwendungen anzupassen und so die Effizienz zu steigern. Die Adaption kann zur Laufzeit durch das Prozessor- oder Laufzeitsystem anhand der jeweiligen Systemparameter erfolgen, um eine Effizienzsteigerung zu erzielen
    corecore