Platform-based design, test and fast verification flow for mixed-signal systems on chip

This research is providing methodologies to enhance the design phase from architectural space exploration and system study to verification of the whole mixed-signal system. At the beginning of the work, some innovative digital IPs have been designed to develop efficient signal conditioning for sensor systems on-chip that has been included in commercial products. After this phase, the main focus has been addressed to the creation of a re-usable and versatile test of the device after the tape-out which is close to become one of the major cost factor for ICs companies, strongly linking it to model’s test-benches to avoid re-design phases and multi-environment scenarios, producing a very effective approach to a single, fast and reliable multi-level verification environment. All these works generated different publications in scientific literature. The compound scenario concerning the development of sensor systems is presented in Chapter 1, together with an overview of the related market with a particular focus on the latest MEMS and MOEMS technology devices, and their applications in various segments. Chapter 2 introduces the state of the art for sensor interfaces: the generic sensor interface concept (based on sharing the same electronics among similar applications achieving cost saving at the expense of area and performance loss) versus the Platform Based Design methodology, which overcomes the drawbacks of the classic solution by keeping the generality at the highest design layers and customizing the platform for a target sensor achieving optimized performances. An evolution of Platform Based Design achieved by implementation into silicon of the ISIF (Intelligent Sensor InterFace) platform is therefore presented. ISIF is a highly configurable mixed-signal chip which allows designers to perform an effective design space exploration and to evaluate directly on silicon the system performances avoiding the critical and time consuming analysis required by standard platform based approach. In chapter 3 we describe the design of a smart sensor interface for conditioning next generation MOEMS. The adoption of a new, high performance and high integrated technology allow us to integrate not only a versatile platform but also a powerful ARM processor and various IPs providing the possibility to use the platform not only as a conditioning platform but also as a processing unit for the application. In this chapter a description of the various blocks is given, with a particular emphasis on the IP developed in order to grant the highest grade of flexibility with the minimum area occupation. The architectural space evaluation and the application prototyping with ISIF has enabled an effective, rapid and low risk development of a new high performance platform achieving a flexible sensor system for MEMS and MOEMS monitoring and conditioning. The platform has been design to cover very challenging test-benches, like a laser-based projector device. In this way the platform will not only be able to effectively handle the sensor but also all the system that can be built around it, reducing the needed for further electronics and resulting in an efficient test bench for the algorithm developed to drive the system. The high costs in ASIC development are mainly related to re-design phases because of missing complete top-level tests. Analog and digital parts design flows are separately verified. Starting from these considerations, in the last chapter a complete test environment for complex mixed-signal chips is presented. A semi-automatic VHDL-AMS flow to provide totally matching top-level is described and then, an evolution for fast self-checking test development for both model and real chip verification is proposed. By the introduction of a Python interface, the designer can easily perform interactive tests to cover all the features verification (e.g. calibration and trimming) into the design phase and check them all with the same environment on the real chip after the tape-out. This strategy has been tested on a consumer 3D-gyro for consumer application, in collaboration with SensorDynamics AG

MOS CURRENT MODE LOGIC (MCML) ANALYSIS FOR QUIET DIGITAL CIRCUITRY AND CREATION OF A STANDARD CELL LIBRARY FOR REDUCING THE DEVELOPMENT TIME OF MIXED-SIGNAL CHIPS

Many modern digital systems use forms of CMOS logical implementation due to the straight forward design nature of CMOS logic and minimal device area since CMOS uses fewer transistors than other logic families. To achieve high-performance requirements in mixed-signal chip development and quiet, noiseless circuitry, this thesis provides an alternative toCMOSin the form of MOS Current Mode Logic (MCML). MCML dissipates constant current and does not produce noise during value changing in a circuit CMOS circuits do. CMOS logical networks switch during clock ticks and with every device switching, noise is created on the supply and ground to deal with the transitions. Creating a noiseless standard cell library with MCML allows use of circuitry that uses low voltage switching with 1.5V between logic levels in a quiet or mixed-signal environment as opposed to the full rail to rail swinging of CMOS logic. This allows cohesive implementation with analog circuitry on the same chip due to constant current and lower switching ranges not creating rail noise during digital switching. Standard cells allow for the Cadence tools to automatically generate circuits and Cadence serves as the development platform for the MCML standard cells. The theory surrounding MCML is examined along with current and future applications well-suited for MCML are researched and explored with the goal of highlighting valid candidate circuits for MCML. Inverters and NAND gates with varying current drives are developed to meet these specialized goals and are simulated to prove viability for quiet, mixed-signal applications. Analysis and results show that MCML is a superior implementation choice compared toCMOSfor high speed and mixed signal applications due to frequency independent power dissipation and lack of generated noise during operation. Noise results show rail current deviations of 50nA to 300nA during switching over an average operating current of 20µA to 80µA respectively. The multiple order of magnitude difference between noise and signal allow the MCML cells to dissipate constant power and thus perform with no noise added to a system. Additional simulated results of a 31-stage ring oscillator result in a frequency for MCML of 1.57GHz simulated versus the 150.35MHz that MOSIS tested on a fabricated 31-stage CMOS oscillator. The layouts designed for the standard cell library conform to existing On Semiconductor ami06 technology dimensions and allow for design of any logical function to be fabricated. The I/O signals of each cell operate at the same input and output voltage swings which allow seamless integration with each other for implementation in any logical configuration

Design Considerations for Wide Bandwidth Continuous-Time Low-Pass Delta-Sigma Analog-to-Digital Converters

Continuous-time (CT) delta-sigma (ΔΣ) analog-to-digital converters (ADC) have emerged as the popular choice to achieve high resolution and large bandwidth due to their low cost, power efficiency, inherent anti-alias filtering and digital post processing capabilities. This work presents a detailed system-level design methodology for a low-power CT ΔΣ ADC. Design considerations and trade-offs at the system-level are presented. A novel technique to reduce the sensitivity of the proposed ADC to clock jitter-induced feedback charge variations by employing a hybrid digital-to-analog converter (DAC) based on switched-capacitor circuits is also presented. The proposed technique provides a clock jitter tolerance of up to 5ps (rms). The system is implemented using a 5th order active-RC loop filter, 9-level quantizer and DAC, achieving 74dB SNDR over 20MHz signal bandwidth, at 400MHz sampling frequency in a 1.2V, 90 nm CMOS technology. A novel technique to improve the linearity of the feedback digital-to-analog converters (DAC) in a target 11-bits resolution, 100MHz bandwidth, 2GHz sampling frequency CT ΔΣ ADC is also presented in this work. DAC linearity is improved by combining dynamic element matching and automatic background calibration to achieve up to 18dB improvement in the SNR. Transistor-level circuit implementation of the proposed technique was done in a 1.8V, 0.18μm BiCMOS process

Digital Interpolation And Modulation System Design For Communication Dacs

Tez (Yüksek Lisans) -- İstanbul Teknik Üniversitesi, Fen Bilimleri Enstitüsü, 2013Thesis (M.Sc.) -- İstanbul Technical University, Institute of Science and Technology, 2013İşaret işlemenin sayısal ortamda yapılmasının daha avantajlı olması, işaret zincirlerine A/S ve S/A dönüştürücüleri eklemiştir. Veri haberleşmesi ve işlenmesi alanlarında önemli yer tutan S/A dönüştürücülerin bazı haberleşme uygulamaları için yüksek çözünürlükte ve yüksek hızda olmaları beklenmektedir. Yüksek hızlı S/A dönüştürücüler, baz istasyonlarından sayısal televizyon yayın sistemlerine kadar pek çok alanda kullanılmaktadır. Bu sistemlerde kullanılan S/A dönüştürücülerle beraber çeşitli sayısal işaret işleme işlemleri de yapılmaktadır. Bunlara örnek olarak ara değerleme, modülasyon, kanal dengeleme gibi işlemler verilebilir. Sayısal işaret işleme bloklarının S/A dönüştürücü ile aynı kırmık içerisinde üretilmesi, günümüzde endüstrinin yöneldiği bir yaklaşımdır. Ara değerleme işleminin kırmık içerisinde yapılması, kırmık içerisine daha düşük hızlarda veri alınmasını sağlar. Bu sayede kırmık girişlerinde LVDS ve CML gibi karmaşık ve yüksek güç tüketimli yapılar kullanılmasına gerek kalmaz. Ayrıca gerek kırmık içi, gerekse de PCB üzerindeki veri yolları daha esnek şekilde tasarlanabilir. Bu çalışmada, yüksek hızlı haberleşme sistemlerindeki S/A dönüştürücü kırmıklarında kullanılan bir sayısal ara değerleme ve modülasyon sisteminin tasarım süreci işlenmiştir. Çalışma kapsamında, endüstride kullanılan S/A dönüştürücü kırmıklarının sayısal ara değerleme ve modülasyon işlevleri katalog bilgileri üzerinden incelenmiştir. Ara değerleme ve modülasyon sisteminin tasarımında yarım bant FIR süzgeçleri kullanılmıştır. Bu sayede, aynı seçicilik için gereken katsayı adedi yarıya düşerken sistemin büyük bir bölümü çıkıştaki hızın yarısı ile çalıştırılabilmektedir. Bu özellik sayesinde hem güç tüketimi azaltılmakta, hem de daha yüksek çalışma frekanslarına sahip sistemler üretilebilmektedir. Elde edilen bilgiler ışığında tipik bir ara değerleme ve modülasyon sistemi tasarlanmıştır. Tasarım sürecinde ilk olarak MATLAB yardımıyla parametreler elde edilmiştir. Sistemin oluşturulan MATLAB modelinde 3 süzgeç yer almaktadır. Bu süzgeçlerin giriş çözünürlükleri 16-bit olarak seçilmiştir. Süzgeçler sırasıyla 15, 12 ve 13 bitlik 14, 6 ve 4 katsayı içermektedir. Yapılan benzetimlerde süzgeçlerin 88, 88 ve 86 dB SFDR’a sahip oldukları görülmüştür. Süzgeçler birlikte kullanıldığında yapılan benzetimlerde ise 85 dB SFDR elde edilmiştir. Ayrıca, gerçeklenen 16 karmaşık modülasyon durumu ile giriş işaret bandının çıkışta farklı frekanslara ötelenmesi sağlanmıştır. Bu durumlar, spektrumda işaretin ötelenemeyeceği bir bölge kalmayacak şekilde seçilmiştir. Modülasyon durumlarının tamamında 8x ara değerleme yapılmaktadır. Süzgeçlerin performansı anlaşıldıktan sonra LFoundry 0.15 μm CMOS teknolojisi kullanılarak sentez ve PAR işlemleri yapılmıştır. PAR sonrası yapılan benzetimlerle sistemin doğru çalıştığı kontrol edilmiştir. SFDR performansı 85 dB olan böyle bir sistem, ancak kendisinden daha kötü performansa sahip bir S/A dönüştürücü ile çalıştığında anlamlı olmaktadır. Teknolojinin gelişimi ve pazarın istekleri ile birlikte daha yüksek performanslı S/A dönüştürücülerin üretilmesi yoluna gidilmektedir. Bu da daha yüksek SFDR performanslı ara değerleme ve modülasyon sistemlerine ihtiyaç duyulacağı anlamına gelmektedir. SFDR’ı 90 dB olan böyle bir S/A dönüştürücü ile çalışabilecek sayısal sistemin performansının da en az 95 dB olması gerektiği açıktır. Gelecekte daha yüksek SFDR performanslı sistemlere ihtiyaç duyulacağından, çalışmanın sonraki kısımlarında 90 dB SFDR gibi daha yüksek performanslı bir S/A dönüştürücü ile beraber çalışabilecek bir tasarım yapılmıştır. Bu tasarım için gereken parametreler MATLAB’in fdatool aracı ile elde edilmiştir. 16 bitlik giriş ve çıkışlara sahip bu tasarım için MATLAB ve Verilog modelleri oluşturulmuştur. Ayrıca, çalışma durumları zenginleştirilerek seçilebilir 41 ara değerleme ve modülasyon durumu gerçeklenmiştir. Bu yeni durumlara örnek olarak 8x, 4x ve 2x ara değerleme, her bir ara değerleme durumuna karşı gelen modülasyon durumları verilebilir. Bir önceki tasarımda olduğu gibi bu tasarımda da giriş işareti, çıkışta istenen banda ötelenebilmektedir. Yine 3 süzgecin bulunduğu sistemde süzgeçler sırasıyla 18, 16 ve 16 bitlik 16, 6 ve 6 adet katsayı içermektedirler. Süzgeçlerin ölçülen SFDR değerleri 98.3, 99.7 ve 99.7 dB’dir. Ayrıca ilgilenilen geçirme bandında (Nyquist bandının %80’i) zayıflamanın 0 dB olduğu görülmüştür. Süzgeçlerin geçirme bandı dalgalılıkları da önemsenmeyecek derecede düşük ölçülmüştür. Süzgeçlerin SNR değerleri ise sırasıyla 95.4, 94.6 ve 94.6 dB olarak hesaplanmıştır. Tasarımın TSMC 0.18 μm CMOS teknolojisi ile sentezi ve PAR’ı yapılmıştır. PAR sonrası yapılan benzetimlerde 99 dB SFDR elde edilmiştir. Bu benzetimlerde ayrıca süzgeçlerin grup gecikmelerine de bakılmış, sırasıyla 18, 10 ve 12 saat işareti oldukları görülmüştür. Tasarımın kapladığı alan 1.2mm x 3mm olup 1.2GHz’lik saat işareti ile çalışabilmektedir. Bu hızla ortalama 1.826W güç harcamaktadır. Çalışma kapsamında ayrıca normalde tümdevre için yapılan tasarımın donanım testleri de yapılmıştır. Bu donanım testlerinde tasarımı anlatılan sayısal ara değerleme ve modülasyon biriminin yanısıra bir haberleşme S/A dönüştürücüsü kırmığında bulunan sayısal arayüz, bellek döngüsü, saat işareti bölücüsü gibi çevresel birimlerin de bulunduğu komple bir sayısal sistem kullanılmıştır. Donanım testleri için sayısal sistem, Xilinx Virtex 5 FPGA’sına gömülmüştür. FPGA’nın sürülmesi Agilent 16822A sayısal veri üreteci ile yapılmış, çıkışları da Agilent 16802A lojik analizörü ile kaydedilmiştir. Testlerin güvenilir şekilde yapılabilmesi için benzetim ile sayısal veri üreteci girişlerinin tamamen aynı olmasını sağlayacak bir test metodu kullanılmıştır. Ayrıca benzetim sonuçları ile donanım testleri sonuçlarının aynılığını gösterebilmek için C diliyle yazılmış bir karşılaştırma programı kullanılmıştır. Program, benzetim ve donanım testi çıktılarını okuyabilmekte ve her bir andaki çıkışları tek tek karşılaştırabilmektedir. Bir farklılık olması durumunda hangi anda ve hangi çıkışlarda hata olduğunu söylemek de yine programın görevleri arasındandır. Tezde son olarak, tasarlanan sayısal sistem, tasarımı devam eden yüksek performanslı bir S/A dönüştürücü ile beraber çalıştırılmıştır. Bunun için Cadence’ın AMS simülatörü kullanılmıştır. Bu simülatör; Verilog diliyle tanımlanmış sayısal bir sistemin, analog olarak tasarlanmış bir S/A dönüştürücüyle beraber çalıştırılmasını desteklemektedir. Benzetimde, lojik 0 ve 1 olarak verilen sayısal işaretlerin analoğa dönüştürülmesi ve tersi işlemlerinin gerçekleştirilmesi için, üretim teknolojisi ile uyumlu bir bağlantı kuralları dosyası kullanılmıştır. Elde edilen sonuçlarda, sayısal sistemin, S/A dönüştürücü performansını kötüleştirici yönde etkilemediği gözlenmiştir. Çalışmanın bütününde işlenen süreç, yüksek hızlı S/A dönüştürücüler için sayısal işaret işleme sistemi tasarımı konusunda kaynak olarak kullanılabilecek zenginlikte anlatılmıştır. Çalışmanın, yüksek hızlı sayısal FIR süzgeçlerin kullanıldığı diğer uygulamalar için de yararlı olacağı düşünülmektedir.High speed digital to analog converters (DACs) are used in applications such as cellular base stations or digital TV broadcasting. In such systems, various digital signal processing blocks are also needed. Interpolation, modulation and channel equalization can be given as examples of such digital functionality. Implementing digital signal processing blocks with the DAC on the same die has certain advantages. On chip oversampling and digital interpolation filtering allows receiving digital data at lower rates. Power hungry high-speed interfaces like low voltage differential signaling (LVDS) or current mode logic (CML) are no longer needed. Furthermore, trace count on the PCB can be reduced. In this work, design and verification of a digital interpolation and modulation block used in high-speed communication DACs is explained in detail. Interpolation and modulation features of the DACs used in the industry are examined based on their datasheet specifications. For the design of the interpolation and modulation system, half-band finite impulse response (FIR) filter topology is used. The number of filter coefficients can be reduced and operational speed can be higher for the same performance level with respect to a conventional FIR filter. Based on specifications in existing DAC datasheets, an interpolation and modulation system is designed with 85 dB spurious free dynamic range (SFDR) performance. Then, the design is implemented with LFoundry 0.15 μm CMOS technology. Functionality is tested with post-place-and-route (PAR) simulations. Such digital systems with 85 dB SFDR are used with existing DAC designs because the DAC, not the digital filter limits the SFDR performance. Power is traded-off with SFDR in digital filter designs. As market demands DACs with higher SFDR performance, interpolation and modulation blocks with higher SFDR must support next generation DACs with better SFDR. To support a 90 dB DAC, it is necessary for the digital filter to have 96 dB or better SFDR. A new interpolation and modulation block, which can support a DAC with 90 dB SFDR is designed. Filter coefficients are calculated with MATLAB’s fdatool. 16-bit design is modeled in MATLAB and in Verilog. The design has a user selectable interpolation from 2x to 8x and 41 operation modes in total, including Hilbert transformers. With these interpolation and modulation modes, input signal can be pushed to any band in the output spectrum without distortion. Simulations show that the new block has 99 dB SFDR and no significant ripple or attenuation in the %80 of the Nyquist band and the signal to noise ratio (SNR) is 93.4 dB over full Nyquist band. New design is synthesized and PAR’ed with TSMC 0.18 μm CMOS technology, since the LFoundry Fab. has moved from Germany to France with uncertain future. Area of the TSMC design is 1.2 mm x 3 mm and the clock speed is 1.2 GHz. The design consumes 1.826 W at 1.2 GHz for two channels. Several digital additions like a serial peripheral interface (SPI) block, a control block, a RAMDAC and a clock divider block are included in the design. Thus, the whole digital sub-section of a communication DAC is completed. For verification, the system is embedded to a Virtex 5 field programmable gate array (FPGA). Data is driven by a pattern generator and captured by a logic analyzer. A test methodology that matches the simulation inputs to pattern generator inputs is applied. A program written in C language then compares the outputs of the simulation to logic analyzer capture data. The bit error rate is found to be zero. Finally, the complete digital system is mixed mode co-simulated with a DAC taken from a different work. Simulations are done with Cadence AMS simulator which supports analog and digital co-simulation. It is shown that the effect of the digital system on SFDR is insignificant with respect to the effects of the DAC, especially with high output frequencies.Yüksek LisansM.Sc

Time-based noise-shaping techniques for time-to-digital and analog-to-digital converters

In this dissertation, time-based signal processing techniques and their applications in oversampling and noise-shaping data converters are examined. These techniques demonstrate the ability to shift the burden of high performance analog circuits from the compressed voltage-domain to the augmented time-domain. First, the potential of high order noise-shaping and phase-domain feedback in time-to-digital converters (TDCs) is explored. A prototype phase reference, second-order continuous-time delta-sigma TDC for sensor applications was fabricated in 90nm CMOS and achieves 64 dB dynamic range in 1MHz signal bandwidth. Second, an ultra-high performance oscillator-based delta-sigma modulator architecture is investigated. The proposed circuit is a third-order continuous-time PLL-Based Delta-Sigma Modulator with simulated 77 dB SNDR in 40MHz signal bandwidth with OSR of 16, and is fabricated in 65nm CMOS