Novas arquiteturas para transmissores digitais flexíveis e de banda larga

Next generation of wireless communication (5G) devices must achieve higher data rates, lower power consumption and better coverage by making a more efficient use of the RF spectrum and adopting highly exible radio architectures. To meet these requirements, the development of new radio devices will be far more complex and challenging than their predecessors. The future of radio communications have a twofold evolution, being one the low power consumption and the other the adaptability and intelligent use of the available resources. Conventional approaches for the radio physical layer are not capable to cope with the new demand for multi-band, multi-standard radio signals and present an inefficient and expensive solution for simultaneous transmission of multiple and heterogeneous radio signals. Digital radio transmitters have been presented as a solution for a newer and more exible architecture for future radios. All-digital transmitters use a completely digital implementation of the entire radio datapath from the baseband processing to the digital RF up-conversion. This concept bene ts from the use of highly integrated hardware together with a strong radio digitalization, motivated by the exibility and high performance from cognitive and software defi ned radio. However, such devices are still far from a massive deployment in most of communication scenarios due to some limiting factors that hinder their use. This PhD thesis aims to the development of novel radio architectures and ideas based on all-digital transmitters capable of improving the adaptability and use intelligently the available resources for software de ned and cognitive radio systems. The focus of this thesis is on the improvement of some of the common limitations for all-digital transmitters such as power efficiency, bandwidth, noise-shaping and exibility while using efficient and adaptable digital architectures. In the initial part of the thesis a review of the state-of-the-art is presented showing the most common digital transmitter architectures as well as their major bene ts and key limitations. A comparative analysis of such architectures is made considering their power and spectral efficiency, exibility, performance and cost. Following this initial analysis, the work developed on the course of this PhD is presented and discussed. The initial focus is on the improvement of all-digital transmitters bandwidth trough the study and use of parallel processing techniques capable of greatly improve common bandwidth values presented in the state-of-the-art. The presented work has resulted in several publications where FPGA-based architectures use parallel digital processing techniques to improve the system's bandwidth by a factor higher than 10. Other fundamental contribution of this thesis is focused on the pulsedtransmitters coding efficiency. In this section of the thesis, a method is presented showing the reduction of the quantization noise created by low amplitude resolution digital transmitters using multiple combined pulsedtransmitters to cancel the noise in speci c frequencies. This work has resulted in two main publications that showed how to increase the coding efficiency of the pulse-transmitters as well as the overall efficiency of the transmission system. Lastly, new-noise shaping methods are presented in order to develop new and more exible architectures for all-digital transmitters. The methods presented use new quantization processes that allow for the shaping of the quantization noise produced in pulsed-transmitters while using very simple and adaptable architectures. With these new techniques, it is possible to adjust the noise frequency distribution and deliberately change the noise shape in order to change some of the transmitter's characteristics such as central frequency or bandwidth. The work presented on this thesis has shown promising improvements to the all-digital transmitters' state-of-the-art, either in simulations and laboratory prototype measurements. It has contributed to advance the state-of-the-art in agile and power efficient all-digital RF transmitters with multi-mode and multi-channel capabilities and the improvement of the transceiver's bandwidth enabling the development of true software de ned and cognitive radio systemsA próxima geração de comunicações sem os (5G) exigirá taxas de transmissão mais elevadas, maior efi ciência energética e uma melhor cobertura fazendo um uso mais efi ciente do espectro de radiofrequência e adotando o uso de arquiteturas rádio mais flexíveis. Para cumprir tais requisitos, o desenvolvimento de novos dispositivos rádio será substancialmente mais complexo do que nas gerações anteriores. O futuro das comunicações rádio depende maioritariamente de dois fatores; o baixo consumo de potência e o uso inteligente dos recursos e tecnologias disponíveis. As abordagens convencionais para a camada física dos sistemas rádio não são as mais adequadas para lidar com a necessidade de dispositivos multi-banda e que usem múltiplos standards, por serem soluções inefi cientes e demasiado caras para esse efeito. Os transmissores rádio completamente digitais têm vindo a ser apresentados na literatura como uma solução inovadora e mais flexível para a implementação dos futuros sistemas de rádio. Os transmissores completamente digitais apresentam uma implementação da cadeia de processamento rádio, desde a banda-base até à conversão para RF, completamente constituída por lógica digital. Este conceito tira partido da vasta integração alcançada nas arquiteturas digitais, juntamente com a flexibilidade proveniente da digitalização das arquiteturas rádio que já se encontra em curso com a evolução dos rádios cognitivos e definidos por software. No entanto, devido a algumas limitações inerentes à tecnologia, este tipo de transmissores ainda não é amplamente utilizado na maioria dos sistemas. Esta tese de doutoramento propõe e avalia novas arquiteturas para transmissores completamente digitais, bem como novas técnicas de processamento de sinal que possam beneficiar das tecnologias de implementação existentes (e.g. FPGAs) por forma a construir novos transmissores digitais de forma eficiente e flexível. O objetivo desta tese é reduzir as limitações atuais ainda presentes neste tipo de transmissores, nomeadamente as relacionadas com a eficiência, largura de banda, cancelamento de ruído e falta de flexibilidade. Na parte inicial desta tese é realizada a revisão do estado da arte das diversas topologias de transmissores digitais bem como as suas principais vantagens e limitações técnicas. É também feita uma análise comparativa das diversas técnicas apresentadas em termos da sua eficiência energética, flexibilidade, desempenho e custo. De seguida, é apresentado o trabalho desenvolvido no contexto desta tese de doutoramento, seguindo-se uma discussão focada na resolução das atuais limitações deste tipo de transmissores. A primeira parte foca-se no uso de técnicas de processamento paralelo de sinal, por forma a suportar sinais de largura de banda mais elevada que os reportados no atual estado da arte. O trabalho desenvolvido e publicado baseia-se no uso de arquiteturas implementadas em FPGA que contribuíram para um aumento da largura de banda num fator de aproximadamente dez vezes. Outra das contribuições fundamentais desta tese consiste no aumento da eficiência do sistema através da melhoria da eficiência de codificação do sinal pulsado produzido. Com base no uso de múltiplos transmissores pulsados, e apresentado um esquema de combinação construtiva e destrutiva de sinais para a redução do ruído de quantização proveniente das técnicas de processamento de sinal pulsado usadas. Este trabalho resultou em duas importantes publicações que mostram que a melhoria da eficiência de codificação do sinal pode ser utilizada de forma a obter uma maior eficiência energética do transmissor. Por ultimo, são apresentadas diversas técnicas para a conversão dos sinais banda-base em sinais RF pulsados. As propostas apresentadas permitem o uso de uma arquitetura de hardware simplista, mas configurável por software, o que a torna bastante flexível. Com o uso desta arquitetura e possível alterar em pleno funcionamento a frequência central bem como a largura de banda e resposta do conversor pulsado. O trabalho apresentado nesta tese demonstra alguns dos melhoramentos no estado da arte para transmissores r adio completamente digitais, baseando os resultados obtidos não apenas em simulações mas também na implementação e medidas realizadas sobre protótipos laboratoriais. O trabalho desenvolvido no âmbito desta tese contribuiu com avanços na implementação de transmissores ageis, eficientes, com maior largura de banda e capazes de transmissão em múltiplas bandas com recurso a múltiplos protocolos, abrindo caminho para o desenvolvimento de novos rádios cognitivos e definidos por softwareFCT, FSEPrograma Doutoral em Engenharia Eletrotécnic

Digital Centric Multi-Gigabit SerDes Design and Verification

Advances in semiconductor manufacturing still lead to ever decreasing feature sizes and constantly allow higher degrees of integration in application specific integrated circuits (ASICs). Therefore the bandwidth requirements on the external interfaces of such systems on chips (SoC) are steadily growing. Yet, as the number of pins on these ASICs is not increasing in the same pace - known as pin limitation - the bandwidth per pin has to be increased. SerDes (Serializer/Deserializer) technology, which allows to transfer data serially at very high data rates of 25Gbps and more is a key technology to overcome pin limitation and exploit the computing power that can be achieved in todays SoCs. As such SerDes blocks together with the digital logic interfacing them form complex mixed signal systems, verification of performance and functional correctness is very challenging. In this thesis a novel mixed-signal design methodology is proposed, which tightly couples model and implementation in order to ensure consistency throughout the design cycles and hereby accelerate the overall implementation flow. A tool flow that has been developed is presented, which integrates well into state of the art electronic design automation (EDA) environments and enables the usage of this methodology in practice. Further, the design space of todays high-speed serial links is analyzed and an architecture is proposed, which pushes complexity into the digital domain in order to achieve robustness, portability between manufacturing processes and scaling with advanced node technologies. The all digital phase locked loop (PLL) and clock data recovery (CDR), which have been developed are described in detail. The developed design flow was used for the implementation of the SerDes architecture in a 28nm silicon process and proved to be indispensable for future projects