Probabilistische Verfahren für den Test hochintegrierter Schaltungen

Es setzt sich heute immer mehr die Erkenntnis durch, daß anwendungsspezifische hochintegrierte Schaltungen nur dann wirtschaftlich eingesetzt werden können, wenn bereits beim Entwurf die Testerzeugung und Testdurchführung berücksichtigt werden. Um die Ausbildung für den rechnergestützten Schaltungsentwurf an der Fakultät für Informatik der Universität Karlsruhe entsprechend abzurunden, hat der Autor seit dem Wintersemester 1985/1986 die Vorlesung "Testprobleme hochintegrierter Schaltungen" angeboten. Etwa zum gleichen Zeitpunkt etablierte sich am dortigen Institut für Rechnerentwurf und Fehlertoleranz die Forschungsgruppe "Prüfgerechter Entwurf und Test". Das vorliegende Buch vereinigt die Erfahrungen aus der Vorlesung und die Ergebnisse der Forschungsgruppe. Es gibt einen Überblick über wichtige Techniken des prüfgerechten Entwurfs, des Selbsttests sowie der Testerzeugung, und es enthält zahlreiche neue Vorschläge auf diesem Gebiet

Parametrisierte Speicherzellen zur Unterstützung des Selbsttests mit optimierten und konventionellen Zufallsmustern

Viele Selbsttestverfahren für hochintegrierte Schaltungen beruhen auf der Erzeugung von Zufallsmustem mit rückgekoppelten Schieberegistem. Oft wird jedoch für eine ausreichende Fehlererfassung eine unwirtschaftlich große Menge von Zufallsmustern benötigt, falls diese gleichverteilt erzeugt werden. Mit ungleichverteilten Zufallsmustern kann die Testlänge entscheidend reduziert werden, ein entsprechendes Selbsttestkonzept wurde als GURT (Generator of Unequiprobable Random Tests) vorgeschlagen. Im vorliegenden Beitrag werden Grundzellen zur Synthese von Registern nach dem GURT-Prinzip vorgestellt und die Probleme beim Entwurf eines entsprechenden Syntheseprogrammes diskutiert. Anhand eines Beispiels werden die Selbsttestkonzepte nach dem GURT- und nach dem BILBO-Prinzip verglichen

Fehlercharakterisierung zuverlässiger Schaltungen im Selbsttest

Hochintegrierte Schaltungen können immer kleiner, höher getaktet und energieeffizienter hergestellt werden, allerdings können bedingt durch diese technologischen Trends auch vermehrt Schwachstellen im System entstehen. Diese Schwachstellen führen oft während des Produktionstests nicht zu einem Fehlverhalten der Schaltung, während des Betriebs allerdings droht durch die steigende Anfälligkeit gegenüber intrinsischen und äußeren Störeinflüssen sowie Alterungseffekten ein vorzeitiger Ausfall der Schaltung. Solche Frühausfälle werden „Early-Life Fehler“ genannt und können mit einem Standard- Test ohne weitere Anpassungen nicht erkannt werden. Indikatoren für einen Frühausfall können intermittierende Fehler, aber auch kleine Verzögerungsfehler sein. In dieser Arbeit wird ein Selbsttest vorgestellt, der eine Fehlercharakterisierung zur Erkennung von Systemschwachstellen und Vermeidung von Frühausfällen, speziell solche, die sich als intermittierender Fehler oder kleiner Verzögerungsfehler auswirken, mit geringem Hardware- und Zeitaufwand mittels eines Standard-Tests ermöglicht. Hierzu wird im Selbsttest zunächst zwischen permanenten und nicht-permanenten Fehlern unterschieden und eine Klassifikation der nicht- permanenten Fehler mit Hilfe eines voran geschalteten Diagnoseverfahrens und Bayesschen Berechnungen durchgeführt. Hierdurch lässt sich die Produktqualität ohne zusätzliche Ausbeuteverluste erhöhen. Zusätzlich wird ein Test mit erhöhter Betriebsfrequenz vorgestellt, der im Selbsttest kleine Verzögerungsfehler erkennt.As a result of the fact, that todays integrated circuits have smaller features sizes, higher frequencies and are more energy efficient, weak spots can occur in the system. These weak spots can be undetected by the production test, but during system operation they can lead to hard failures, because of increasing susceptibility to intrinsic and external disturbances or aging effects. This early system breakdown is called „early-life failure“ and cannot be detected by a standard test without any adjustments. Indicators of early-life failures could be intermittent faults and also small delay defects. In this thesis a built-in self-test is presented, which characterizes faulty behavior to detect weak spots and avoid early-life failures, especially caused by intermittent faults or small delay defects, with low hardware and time overhead by using a standard test set. In a first step, the test procedure can distinguish between permanent and non-permanent faults. After that, a diagnosis process and Bayesian reasoning implement the classification of the non-permanent faults. With this procedure the product quality can be increased without additional yield loss. Furthermore a Faster-than-at-Speed-Test (FAST) will be introduced, which allows detecting SDDs in a built-in self-test environment without any changes in the ATPG flow.von Dipl.-Wirt.-Ing. Thomas Indlekofer ; Erster Gutachter: Prof. Dr. Sybille Hellebrand, Zweiter Gutachter: Prof. Dr. Ilia PolianTag der Verteidigung: 03.03.2016Fakultät für Elektrotechnik, Informatik und Mathematik der Universität Paderborn, Univ., Dissertation, 201

Entwerfen Entwickeln Erleben in Produktentwicklung und Design 2019 - 1

Die Konferenz Entwerfen Entwickeln Erleben hat bereits zum vierten Mal ein einzigartiges Konferenz- und Ausstellungsformat zum Austausch zwischen Wissenschaft und Praxis in Produktentwicklung und Design angeboten. Am 27. und 28. Juni 2019 ermöglichten die Professuren Konstruktionstechnik/CAD und Technisches Design der Technischen Universität Dresden in Kooperation mit weiteren Partnern den 200 Teilnehmenden die fachübergreifende Diskussion zu den Themen • Interdisziplinärer Entwurf adaptiver Produktsysteme, • Entwickeln vernetzter Anwendungen für Industrie 4.0, • Konstruktion mit hybriden Werkstoffen und für additive Fertigungsprozesse, • Entwicklungsunterstützung durch Produktdatenmanagement und VR/AR, • Design nutzerzentriertem Erleben komplexer Produkt-Service-Systeme.:Quo vadis Digitalisierung: Die digitale Engineering-Kette und Ihre nachhaltige Wirkung auf die Wertschöpfung Heinz Simon Keil 9 Augmented Reality in der Produktvalidierung: Potenziale und Grenzen in frühen Entwicklungsphasen Jonas Reinemann, Joshua Fahl, Tobias Hirschter und Albert Albers 33 Konzept zur Verbesserung des realitätsgetreuen, visuellen Erlebens in virtuellen Umgebungen durch Eye-Tracking Benjamin Gerschütz, Marius Fechter, Benjamin Schleich und Sandro Wartzack 51 Mixed Reality Assistenzsystem zur visuellen Qualitätsprüfung mit Hilfe digitaler Produktfertigungsinformationen Stefan Adwernat und Matthias Neges 67 Ein Beitrag zur Verwendung von Technologien der Virtuellen Realität für Design-Reviews Margitta Pries, Ute Wagner, Johann Habakuk Israel und Thomas Jung 75 Eingriff in die Privatsphäre der Endanwender durch Augmented Reality-Anwendungen Matthias Neges und Jan Luca Siewert 87 Virtual Prototyping als agile Feedback-Methode für frühe Produktentwicklungsphasen Manuel Dudczig 97 aHa – Der adaptive Handgriff der Zukunft Paula Laßmann, Jonathan Kießling, Stephan Mayer, Benedikt Janny und Thomas Maier 107 Design-Education: Die Siemens HMI-Design Masterclass Oliver Gerstheimer, Romy Kniewel, Sebastian Frei und Felix Kranert 125 Nutzungsaspekte von Head-Mounted-Displays in industriellen Umgebungen Maximilian Peter Dammann, Martin Gebert und Ralph Stelzer 141 Selbstlernende Assistenzsysteme für Maschinenbediener Andre Schult, Lukas Oehm, Sebastian Carsch, Markus Windisch und Jens-Peter Majschak 159 Untersuchung der Mensch-Maschine-Interaktion bei der Werkstückspannung beim Vertikal-Drehen Volker Wittstock, Patrick Puschmann, Adrian Albero Rojas, Matthias Putz und Heinrich Mödden 173 Entwicklungsassistenz zum Entwurf Innermaschineller Verfahren für Verarbeitungsmaschinen Paul Weber, Lukas Oehm, Sebastian Carsch, Andre Schult und Jens-Peter Majschak 185 Gestaltung nutzerzentrierter Assistenzen im Produktdatenmanagement Stephan Scheele und Frank Mantwill 201 Model-Based Engineering für die Automatisierung von Validierungsaktivitäten am Beispiel Fahrerassistenzsysteme Constantin Mandel, Sebastian Lutz, Olivia Rau, Matthias Behrendt und Albert Albers 221 Das Potenzial 3D-gedruckter Gradientenwerkstoffe für pharmazeutische Applikationen Tobias Flath, Alexandra Springwald, Michaela Schulz-Siegmund, Michael C. Hacker und Peter Schulze 239 Feature-Baukasten für FDM-Druckverfahren Franz Wieck, Tim Katzwinkel und Manuel Löwer 247 Gestalten mit hybriden Materialien – Additive Fertigung für neuartige, kundenindividuelle Stichschutzbekleidung Dustin Ahrendt, Sybille Krzywinski, Enric Justo i Massot und Jens Krzywinski 265 Individuelle Produktgestaltung mittels funktionsintegrierten AM-Knoten und Profilen am Beispiel eines Batteriekastens Richard Kordaß und Christian Arved Stürmer 281 Einführung in die Produktentwicklung im Rahmen eines Schülerlabors am Beispiel des PROJECT 10|2018 Nico Herzberg, Laura Marschner und Florian Schröder 299 Einflussfaktoren in der standortverteilten Produktgenerations-entwicklung – Eine literaturbasierte Momentaufnahme Katharina Duehr, David Kopp, Benjamin Walter, Markus Spadinger und Albert Albers 309 Szenarien verbinden Gerhard Glatzel und Mathias Wiehle 327 Iterationsarten und deren Auslöser in der Frühen Phase der PGE – Produktgenerationsentwicklung Miriam Wilmsen, Markus Spadinger, Albert Albers, Cong Minh Nguyen und Jonas Heimicke 339 Building Information Modeling (BIM) für Bahn-Bauwerke – von Datenakquisition bis Virtueller Realität Markus Färber, Thomas Preidel, Markus Schlauch, Bernhard Saske, Adrian Bernhardt, Michael Reeßing, Steffen Cersowsky und Ronny Krüger 355 Effiziente Produktion und Wartung durch die Industrie 4.0 – Anwendung Hashem Badra und Jivka Ovtcharova 371 Herausforderungen klassischer Maschinenelemente im nicht-elektrischen Explosionsschutz Sabrina Herbst, Thomas Guthmann und Frank Engelmann 383 Ein hybrider Ansatz für Festigkeitsnachweise von multiskaligen Strukturen Hans-Peter Prüfer 399 Interdisziplinäre Design Methodik Martin Eigner, Thomas Dickopf und Hristo Apostolov 41

Efficient algorithms for fundamental statistical timing analysis problems in delay test applications of VLSI circuits

Tremendous advances in semiconductor process technology are creating new challenges for the delay test of today’s digital VLSI circuits. The complexity of state-of-the-art manufacturing processes does not only lead to greater process variability, it also makes today's integrated circuits more prone to defects such as resistive shorts and opens. As a consequence, some of the manufactured circuits do not meet the timing requirements set by the design specification. These circuits must be identified by delay testing and sorted out to ensure the quality of shipped products. Due to the increasing process variability, key transistor and interconnect parameters must be modelled as random variables. These random variables capture the uncertainty caused by process variability, but also the impact of modelling errors and variations in the operating conditions of the circuits, such as the temperature or the supply voltage. The important consequence for delay testing is that a particular delay test detects a delay fault of fixed size in only a subset of all manufactured circuits, which inevitably leads to the shipment of defective products. Despite the fact that this problem is well understood, today's delay test generation methods are unable to consider the distortion of the delay test results, caused by process variability. To analyse and predict the effectiveness of delay tests in a population of circuits which are functionally identical but have varying timing properties, statistical timing analysis is necessary. Although the large runtime of statistical timing analysis is a well known problem, little progress has been made in the development of efficient statistical timing analysis algorithms for the variability-aware delay test generation and delay fault simulation. This dissertation proposes novel and efficient statistical timing analysis algorithms for the variability-aware delay test generation and delay fault simulation in presence of large delay variations. For the detection of path delay faults, a novel probabilistic sensitization analysis is presented which analyses the impact of process variations on the sensitization of the target paths. Furthermore, an efficient method for approximating the probability of detecting small delay faults is presented. Beyond that, efficient statistical SUM and MAX-operations are proposed, which provide the fundamental basis of block-based statistical timing analysis. The experiment results demonstrate the high efficiency of the proposed algorithms