Assessment and Real Time Implementation of Wireless Communications Systems and Applications in Transportation Systems

Programa Oficial de Doutoramento en Tecnoloxías da Información e das Comunicacións en Redes Móbiles. 5029V01[Resumo] Os sistemas de comunicación sen fíos de cuarta e quinta xeración (4G e 5G) utilizan unha capa física (PHY) baseada en modulacións multiportadora para a transmisión de datos cun gran ancho de banda. Este tipo de modulacións proporcionan unha alta eficiencia espectral á vez que permiten corrixir de forma sinxela os efectos da canle radio. Estes sistemas utilizan OFDMA como mecanismo para a repartición dos recursos radio dispoñibles entre os diferentes usuarios. Este repartimento realízase asignando un subconxunto de subportadoras a cada usuario nun instante de tempo determinado. Isto aporta unha gran flexibilidade ó sistema que lle permite adaptarse tanto ós requisitos de calidade de servizo dos usuarios como ó estado da canle radio. A capa de acceso ó medio (MAC) destes sistemas encárgase de configurar os diversos parámetros proporcionados pola capa física OFDMA, ademais de xestionar os diversos fluxos de información de cada usuario, transformando os paquetes de capas superiores en paquetes da capa física. Neste traballo estúdase o deseño e implementación das capas MAC e PHY de sistemas de comunicación 4G ademais da súa aplicabilidade en sistemas de transporte ferroviarios. Por unha parte, abórdase o deseño e implementación en tempo real do estándar WiMAX. Estúdanse os mecanismos necesarios para establecer comunicacións bidireccionais entre unha estación base e múltiples dispositivos móbiles. Ademais, estúdase como realizar esta implementación nunha arquitectura hardware baseada en DSPs e FPGAs, na que se implementan as capas MAC e PHY. Dado que esta arquitectura ten uns recursos computacionais limitados, tamén se estudan as necesidades de cada módulo do sistema para poder garantir o funcionamento en tempo real do sistema completo. Por outra parte, tamén se estuda a aplicabilidade dos sistemas 4G a sistemas de transporte públicos. Os sistemas de comunicacións e sinalización son unha parte vital para os sistemas de transporte ferroviario e metro. As comunicacións sen fíos utilizadas por estes sistemas deben ser robustas e proporcionar unha alta fiabilidade para permitir a supervisión, control e seguridade do tráfico ferroviario. Para levar a cabo esta avaliación de viabilidade realízanse simulacións de redes de comunicacións LTE en contornos de transporte ferroviarios, comprobando o cumprimento dos requisitos de fiabilidade e seguridade. Realízanse diferentes simulacións do sistema de comunicacións para poder ser avaliadas e seleccionar a configuración e arquitectura do sistema máis axeitada en función do escenario considerado. Tamén se efectúan simulacións de redes baseadas en Wi-Fi, dado que é a solución máis utilizada nos metros, para confrontar os resultados cos obtidos para LTE. Para que os resultados das simulacións sexan realistas débense empregar modelos de propagación radio axeitados. Nas simulacións utilízanse tanto modelos deterministas como modelos baseados nos resultados de campañas de medida realizadas nestes escenarios. Nas simulacións empréganse os diferentes fluxos de información destes escenarios para comprobar que se cumpren os requisitos de calidade de servicio (QoS). Por exemplo, os fluxos críticos para o control ferroviario, como European Train Control System (ETCS) ou Communication-Based Train Control (CBTC), necesitan unha alta fiabilidade e un retardo mínimo nas comunicacións para garantir o correcto funcionamento do sistema.[Resumen] Los sistemas de comunicación inalámbricos de cuarta y quinta generación (4G y 5G) utilizan una capa física (PHY) basada en modulaciones multiportadora para la transmisión de datos con un gran ancho de banda. Este tipo de modulaciones han demostrado tener una alta eficiencia espectral a la vez que permiten corregir de forma sencilla los efectos del canal radio. Estos sistemas utilizan OFDMA como mecanismo para el reparto de los recursos radio disponibles entre los diferentes usuarios. Este reparto se realiza asignando un subconjunto de subportadoras a cada usuario en un instante de tiempo determinado. Esto aporta una gran flexibilidad al sistema que le permite adaptarse tanto a los requisitos de calidad de servicio de los usuarios como al estado del canal radio. La capa de acceso al medio (MAC) de estos sistemas se encarga de configurar los diversos parámetros proporcionados por la capa física OFDMA, además de gestionar los diversos flujos de información de cada usuario, transformando los paquetes de capas superiores en paquetes de la capa física. En este trabajo se estudia el diseño e implementación de las capas MAC y PHY de sistemas de comunicación 4G además de su aplicabilidad en sistemas de transporte ferroviarios. Por una parte, se aborda el diseño e implementación en tiempo real del estándar WiMAX. Se estudian los mecanismos necesarios para establecer comunicaciones bidireccionales entre una estación base y múltiples dispositivos móviles. Además, se estudia cómo realizar esta implementación en una arquitectura hardware basada en DSPs y FPGAs, en la que se implementan las capas MAC y PHY. Dado que esta arquitectura tiene unos recursos computacionales limitados, también se estudian las necesidades de cada módulo del sistema para poder garantizar el funcionamiento en tiempo real del sistema completo. Por otra parte, también se estudia la aplicabilidad de los sistemas 4G a sistemas de transporte públicos. Los sistemas de comunicaciones y señalización son una parte vital para los sistemas de transporte ferroviario y metro. Las comunicaciones inalámbricas utilizadas por estos sistemas deben ser robustas y proporcionar una alta fiabilidad para permitir la supervisión, control y seguridad del tráfico ferroviario. Para llevar a cabo esta evaluación de viabilidad se realizan simulaciones de redes de comunicaciones LTE en entornos de transporte ferroviarios, comprobando si se cumplen los requisitos de fiabilidad y seguridad. Se realizan diferentes simulaciones del sistema de comunicaciones para poder ser evaluados y seleccionar la configuración y arquitectura del sistema más adecuada en función del escenario planteado. También se efectúan simulaciones de redes basadas en Wi-Fi, dado que es la solución más utilizada en los metros, para comparar los resultados con los obtenidos para LTE. Para que los resultados de las simulaciones sean realistas se deben utilizar modelos de propagación radio apropiados. En las simulaciones se utilizan tanto modelos deterministas como modelos basados en los resultados de campañas de medida realizadas en estos escenarios. En las simulaciones se utilizan los diferentes flujos de información de estos escenarios para comprobar que se cumplen sus requisitos de calidad de servicio. Por ejemplo, los flujos críticos para el control ferroviario, como European Train Control System (ETCS) o Communication-Based Train Control (CBTC), necesitan una alta fiabilidad y un retardo bajo en las comunicaciones para garantizar el correcto funcionamiento del sistema.[Abstract] The fourth and fifth generation wireless communication systems (4G and 5G) use a physical layer (PHY) based on multicarrier modulations for data transmission using high bandwidth. This type of modulations has shown to provide high spectral efficiency while allowing low complexity radio channel equalization. These systems use OFDMA as a mechanism for distributing the available radio resources among different users. This allocation is done by assigning a subset of subcarriers to each user in a given instant of time. This provides great flexibility to the system that allows it to adapt to both the quality of service requirements of users and the radio channel state. The media access layer (MAC) of these systems is in charge of configuring the multiple OFDMA PHY layer parameters, in addition to managing the data flows of each user, transforming the higher layer packets into PHY layer packets. This work studies the design and implementation of MAC and PHY layers of 4G communication systems as well as their applicability in rail transport systems. On the one hand, the design and implementation in real time of the WiMAX standard is addressed. The required mechanisms to establish bidirectional communications between a base station and several mobile devices are also evaluated. Moreover, a MAC layer and PHY layer implementation is presented, using a hardware architecture based in DSPs and FPGAs. Since this architecture has limited computational resources, the requirements of each processing block of the system are also studied in order to guarantee the real time operation of the complete system. On the other hand, the applicability of 4G systems to public transportation systems is also studied. Communications and signaling systems are a vital part of rail and metro transport systems. The wireless communications used by these systems must be robust and provide high reliability to enable the supervision, control and safety of rail traffic. To carry out this feasibility assessment, LTE communications network simulations are performed in rail transport environments to verify that reliability and safety requirements are met. Several simulations are carried out in order to evaluate the system performance and select the most appropriate system configuration in each case. Simulations of Wi-Fi based networks are also carried out, since it is the most used solution in subways, to compare the results with those obtained for LTE. To perform the simulations correctly, appropriate radio propagation models must be used. Both deterministic models and models based on the results of measurement campaigns in these scenarios are used in the simulations. The simulations use the different information flows present in the railway transportation systems to verify that its quality of service requirements are met. For example, critical flows for railway control, such as the European Train Control System (ETCS) or Communication-Based Train Control (CBTC), require high reliability and low delay communications to ensure the proper functioning of the system

Real-Time Trigger and online Data Reduction based on Machine Learning Methods for Particle Detector Technology

Moderne Teilchenbeschleuniger-Experimente generieren während zur Laufzeit immense Datenmengen. Die gesamte erzeugte Datenmenge abzuspeichern, überschreitet hierbei schnell das verfügbare Budget für die Infrastruktur zur Datenauslese. Dieses Problem wird üblicherweise durch eine Kombination von Trigger- und Datenreduktionsmechanismen adressiert. Beide Mechanismen werden dabei so nahe wie möglich an den Detektoren platziert um die gewünschte Reduktion der ausgehenden Datenraten so frühzeitig wie möglich zu ermöglichen. In solchen Systeme traditionell genutzte Verfahren haben währenddessen ihre Mühe damit eine effiziente Reduktion in modernen Experimenten zu erzielen. Die Gründe dafür liegen zum Teil in den komplexen Verteilungen der auftretenden Untergrund Ereignissen. Diese Situation wird bei der Entwicklung der Detektorauslese durch die vorab unbekannten Eigenschaften des Beschleunigers und Detektors während des Betriebs unter hoher Luminosität verstärkt. Aus diesem Grund wird eine robuste und flexible algorithmische Alternative benötigt, welche von Verfahren aus dem maschinellen Lernen bereitgestellt werden kann. Da solche Trigger- und Datenreduktion-Systeme unter erschwerten Bedingungen wie engem Latenz-Budget, einer großen Anzahl zu nutzender Verbindungen zur Datenübertragung und allgemeinen Echtzeitanforderungen betrieben werden müssen, werden oft FPGAs als technologische Basis für die Umsetzung genutzt. Innerhalb dieser Arbeit wurden mehrere Ansätze auf Basis von FPGAs entwickelt und umgesetzt, welche die vorherrschenden Problemstellungen für das Belle II Experiment adressieren. Diese Ansätze werden über diese Arbeit hinweg vorgestellt und diskutiert werden

Journal of Telecommunications and Information Technology, 2017, nr 1

kwartalni

Development of readout electronics for the ATLAS tile calorimeter at the HL-LHC

El Gran Colisionador de Hadrones (LHC) es uno de los experimentos más grandes en el mundo. El LHC ha sido diseñado para explorar las fronteras de la física, descubriendo el bosón de Higgs en el año 2012 a través de una colaboración compuesta por más de 7,000 científicos e ingenieros. Durante el año 2026 el acelerador LHC sufrirá una actualización que dará paso al nuevo acelerador High Luminosity LHC (HL-LHC). El nuevo acelerador aumentará la luminosidad instantánea en un factor 5 comparado con el actual LHC y hasta un factor 10 la lumninosidad integrada. El diseño del HL-LHC y la consecuente actualización de los experimentos instalados en él, representa un desafío tecnológico excepcional. Este nuevo acelerador conlleva el desarrollo de nuevas tecnologías de aceleradores como imanes superconductores y cavidades, así como sistemas electrónicos que permiten adquirir y procesar la extraordinaria cantidad de datos que se generarán. Esta tesis se desarrolla dentro del marco del proyecto Demonstrator. Este proyecto pretende la evaluación y cualificación del funcionamiento de la electrónica de adquisición para el HL-LHC antes de su instalación en el subdetector ATLAS Tile Calorimeter. El proyecto Demonstrator no sólo abarca programas de pruebas de la nueva electrónica con haces de partículas (testbeam), sino la instalación de un módulo Demonstrator dentro del detector ATLAS incluyendo nuevos desarrollos electrónicos llevados a cabo para el HL-LHC. El módulo Demonstrator ha sido probado en varias campañas de evaluación con haces de partículas. Este módulo consta de 4 estructuras mecánicas de aluminio (mini-drawers) donde cada una alberga 12 fotomultiplicadores, una tarjeta MainBoard y una tarjeta DaughterBoard cuya función es la de transmitir las señales digitalizadas de los PMTs al sistema de adquisición fuera del detector. En la parte más alejada del detector se encuentra el Tile PreProcessor (TilePPr), que es el primer y más importante componente del sistema de adquisición de datos del detector ATLAS Tile Calorimeter en el HL-LHC. Este prototipo integra dos FPGAs de alta generación para la procesado de datos recibidos del módulo "Demonstrator". Además, el TilePPr es responsable de la distribución del reloj en todo el detector, así como de transmitir los comandos de configuraci ón para seleccionar los diferentes modos de operación del módulo. La comunicación con el detector se realiza a través de cuatro módulos ópticos QSFP que proporcionan un ancho de banda de 160 Gbps. En esta tesis se presenta el diseño del primer prototipo TilePPr diseñado para la operación y lectura del módulo Demonstrator, así como los desarrollos firmware que se han realizado para la tarjeta DaughterBoard y TilePPr, en especial para los enlaces ópticos de alta velocidad. Además esta tarjeta se ha utilizado durante tres campañas de pruebas con haces de partículas donde se ha demonstrado su correcto funcionamiento como sistema de adquisición y como sistema para la distribución del reloj. Este documento se estructura en siete capítulos. El primer capítulo introduce el detector Tile Calorimeter y el sistema de selección de eventos actualmente utilizado en el ATLAS. Especialmente se centra en el principio de operación del detector, ya que no cambiará en el HL-LHC. El segundo capítulo introduce al HL-LHC así como a las actualizaciones necesarias en el experimento ATLAS para poder cumplir con los nuevos requerimientos. También se detalla los desarrollos electrónicos para el HL-LHC dentro del marco del proyecto Demonstrator, describiendo, por tanto, los detalles técnicos de los sistemas de electrónica de front-end y back-end. El tercer capítulo trata el diseño de la tarjeta TilePPr. Presenta los requerimientos y elementos fundamentales que la componen. Se incluyen también los detalles del proceso de diseño, desde la concepción de la tarjeta hasta los detalles físicos de la misma, acompañados de simulaciones de integridad de la señal y pruebas de verificación realizadas sobre el prototipo final. En el cuarto capítulo se abarca una descripción de los módulos firmware, tanto para el front-end como para el back-end, necesarios para la operación del módulo Demonstrator. En este capítulo se pone un énfasis especial en el desarrollo de los enlaces de alta velocidad, así como los aspectos que se han tenido en cuenta durante su diseño para que proporcionen una latencia fija y determinista. En un quinto capítulo se detalla el desarrollo de herramientas digitales implementadas en FPGA para la monitorización de diferencias de fase entre relojes. Este capítulo detalla las técnicas de undersampling utilizadas actualmente para la medida de diferencias de fases, y se propone un nuevo circuito basado en técnicas de undersampling que mejoran las capacidades del original. Además se muestran los resultados experimentales obtenidos y se explica las aplicaciones e implementación del circuito propuesto en el TilePPr para la sincronización del módulo con el reloj del LHC y monitorización de diferencias de fase. El capítulo sexto, introduce a las pruebas realizadas con haces de hadrones donde se puede ver el conjunto de la electrónica del front-end y back-end. Además se muestran análisis de los datos obtenidos que permite la comparación entre la electrónica actual y la diseñada para el HL-LHC. Finalmente se incluyen las conclusiones de esta tesis, así como el trabajo futuro vinculado a la continuación de la línea de investigación presentada.The Large Hadron Collider (LHC) is one of largest particle accelerators in the world. It has been used to explore energy frontier physics since 2010, with a collaboration composed of more than 7,000 scientists from 60 different countries. After a major upgrade that will occur in the 2020s, the LHC will become the High Luminosity LHC (HL-LHC). The HL-LHC will increase the instantaneous luminosity by a factor 5 compared to the LHC. The integrated luminosity of the HL-LHC program will be 10 times the integrated luminosity of LHC. The R&D HL-LHC efforts involve a large community in Europe, but also in the US and Japan. The design of the HL-LHC and the consequent upgrade of the experiments at the HL-LHC represents an exceptional technological challenge. New accelerator technologies are under development such as superconducting magnets and cavities and high-throughput electronics to receive and process the extraordinary amount of data generated by the experiments. In addition, the new readout and trigger architecture planned for the ATLAS in the HL-LHC requires a complete redesign of the front-end and back-end electronics systems to cope with the new requirements in radiation levels, data bandwidth and clocking distribution. This thesis is focused on the development of readout electronics for the ATLAS experiment at the HL-LHC, particularly in the design of the Tile Preprocessor (TilePPr) prototype envisaged for the readout of the Tile Calorimeter and communication with the ATLAS trigger system. Chapters 1 and 2 present an introduction to the LHC and HL-LHC experiments, followed by an extensive review of the Tile Calorimeter and the plans for the ATLAS Phase II Upgrade for the HL-LHC. The TilePPr prototype hardware design is fully described in Chapter 3, followed by the result of signal integrity simulations that confirmed the correct design of the PCB. At the end of the chapter some experimental results obtained during the initial tests with the first prototypes are presented. Chapter 4 describes all the firmware developments implemented for the operation of the Demonstrator module in the TilePPr prototype and in the DaughterBoard. This chapter includes a detailed description of all the firmware blocks designed for the front-end and back-end electronics, focusing in the development of high-speed data links with fixed and deterministic latency. Chapter 5 presents the development of FPGA-based circuits for the precise measurement of phase differences between clocks. A phase measurement circuit, called OSUS, based on oversampling techniques is discussed. The experimental results with the OSUS circuit obtained from its implementation in the TilePPr prototype are presented here. The OSUS circuit permits the synchronization of the Demonstrator module and the LHC clock, as well as the monitoring of the phase stability of clocks with a precision of about 30 psRMS. Chapter 6 includes a description of the testbeam setup and some experimental physics results obtained. During these testbeam campaigns the TilePPr prototype was the main readout system in the back-end electronics operating the Demonstrator module. Finally, the conclusions and future plans for this work are given at the end of this document

Novel load identification techniques and a steady state self-tuning prototype for switching mode power supplies

Control of Switched Mode Power Supplies (SMPS) has been traditionally achieved through analog means with dedicated integrated circuits (ICs). However, as power systems are becoming increasingly complex, the classical concept of control has gradually evolved into the more general problem of power management, demanding functionalities that are hardly achievable in analog controllers. The high flexibility offered by digital controllers and their capability to implement sophisticated control strategies, together with the programmability of controller parameters, make digital control very attractive as an option for improving the features of dcdc converters. On the other side, digital controllers find their major weak point in the achievable dynamic performances of the closed loop system. Indeed, analogto-digital conversion times, computational delays and sampling-related delays strongly limit the small signal closed loop bandwidth of a digitally controlled SMPS. Quantization effects set other severe constraints not known to analog solutions. For these reasons, intensive scientific research activity is addressing the problem of making digital compensator stronger competitors against their analog counterparts in terms of achievable performances. In a wide range of applications, dcdc converters with high efficiency over the whole range of their load values are required. Integrated digital controllers for Switching Mode Power Supplies are gaining growing interest, since it has been shown the feasibility of digital controller ICs specifically developed for high frequency switching converters. One very interesting potential benefit is the use of autotuning of controller parameters (on-line controllers), so that the dynamic response can be set at the software level, independently of output capacitor filters, component variations and ageing. These kind of algorithms are able to identify the output filter configuration (system identification) and then automatically compute the best compensator gains to adjust system margins and bandwidth. In order to be an interesting solution, however, the self-tuning should satisfy two important requirements: it should not heavily affect converter operation under nominal condition and it should be based on a simple and robust algorithm whose complexity does not require a significant increase of the silicon area of the IC controller. The first issue is avoided performing the system identification (SI) with the system open loop configuration, where perturbations can be induced in the system before the start up. Much more challenging is to satisfy this requirement during steady state operations, where perturbations on the output voltage are limited by the regular operations of the converter. The main advantage of steady state SI methods, is the detection of possible non-idealities occurring during the converter operations. In this way, the system dynamics can be consequently adjusted with the compensator parameters tuning. The resource saving issue, requires the development of äd-hocßelf-tuning techniques specifically tailored for integrated digitally controlled converters. Considering the flexibility of digital control, self-tuning algorithms can be studied and easily integrated at hardware level into closed loop SMPS reducing development time and R & D costs. The work of this dissertation finds its origin in this context. Smart power management is accomplished by tuning the controller parameters accordingly to the identified converter configuration. Themain difficult for self-tuning techniques is the identification of the converter output filter configuration. Two novel system identification techniques have been validated in this dissertation. The open loop SI method is based on the system step response, while dithering amplification effects are exploited for the steady state SI method. The open loop method can be used as autotunig approach during or before the system start up, a step evolving reference voltage has been used as system perturbation and to obtain the output filter information with the Power Spectral Density (PSD) computation of the system step response. The use of ¢§ modulator is largely increasing in digital control feedback. During the steady state, the finite resolution introduces quantization effects on the signal path causing low frequency contributes of the digital control word. Through oversampling-dithering capabilities of ¢§ modulators, resolution improvements are obtained. The presented steady state identification techniques demonstrates that, amplifying the dithering effects on the signal path, the output filter information can be obtained on the digital side by processing with the PSD computation the perturbed output voltage. The amount of noise added on the output voltage does not affect the converter operations, mathematical considerations have been addressed and then justified both with a Matlab/Simulink fixed-point and a FPGA-based closed loop system. The load output filter identification of both algorithms, refer to the frequency domain. When the respective perturbations occurs, the system response is observed on the digital side and processed with the PSD computation. The extracted parameters are the resonant frequency ans the possible ESR (Effective Series Resistance) contributes,which can be detected as maximumin the PSD output. The SI methods have been validated for different configurations of buck converters on a fixed-point closed loop model, however, they can be easily applied to further converter configurations. The steady state method has been successfully integrated into a FPGA-based prototype for digitally controlled buck converters, that integrates a PSD computer needed for the load parameters identification. At this purpose, a novel VHDL-coded full-scalable hybrid processor for Constant Geometry FFT (CG-FFT) computation has been designed and integrated into the PSD computation system. The processor is based on a variation of the conventional algorithm used for FFT, which is the Constant-Geometry FFT (CG-FFT).Hybrid CORDIC-LUT scalable architectures, has been introduced as alternative approach for the twiddle factors (phase factors) computation needed during the FFT algorithms execution. The shared core architecture uses a single phase rotator to satisfy all TF requests. It can achieve improved logic saving by trading off with computational speed. The pipelined architecture is composed of a number of stages equal to the number of PEs and achieves the highest possible throughput, at the expense of more hardware usage

Energy Data Analytics for Smart Meter Data

The principal advantage of smart electricity meters is their ability to transfer digitized electricity consumption data to remote processing systems. The data collected by these devices make the realization of many novel use cases possible, providing benefits to electricity providers and customers alike. This book includes 14 research articles that explore and exploit the information content of smart meter data, and provides insights into the realization of new digital solutions and services that support the transition towards a sustainable energy system. This volume has been edited by Andreas Reinhardt, head of the Energy Informatics research group at Technische Universität Clausthal, Germany, and Lucas Pereira, research fellow at Técnico Lisboa, Portugal