Jahresbericht 2006 zur kooperativen DV-Versorgung

:VORWORT 9 ÜBERSICHT DER INSERENTEN 12 TEIL I ZUR ARBEIT DER DV-KOMMISSION 15 MITGLIEDER DER DV-KOMMISSION 15 ZUR ARBEIT DES LENKUNGSAUSSCHUSSES FÜR DAS ZIH 17 TEIL II 1 DAS ZENTRUM FÜR INFORMATIONSDIENSTE UND HOCHLEISTUNGSRECHNEN (ZIH) 21 1.1 AUFGABEN 21 1.2 ZAHLEN UND FAKTEN (REPRÄSENTATIVE AUSWAHL) 21 1.3 HAUSHALT 22 1.4 STRUKTUR / PERSONAL 23 1.5 STANDORT 24 1.6 GREMIENARBEIT 25 2 KOMMUNIKATIONSINFRASTRUKTUR 27 2.1 NUTZUNGSÜBERSICHT NETZDIENSTE 27 2.1.1 WiN-IP-Verkehr 27 2.2 NETZWERKINFRASTRUKTUR 27 2.2.1 Allgemeine Versorgungsstruktur 27 2.2.2 Netzebenen 27 2.2.3 Backbone und lokale Vernetzung 28 2.2.4 Druck-Kopierer-Netz 32 2.2.5 Funk-LAN (WLAN) 32 2.2.6 Datennetz zwischen den Universitätsstandorten und Außenanbindung 33 2.2.7 Datennetz zu den Wohnheimstandorten 36 2.3 KOMMUNIKATIONS- UND INFORMATIONSDIENSTE 38 2.3.1 Electronic-Mail 38 2.3.1.1 Einführung einheitlicher E-Mail-Adressen an der TU Dresden 39 2.3.1.2 Einführung funktionsbezogener TU-Mail-Adressen 40 2.3.1.3 ZIH verwaltete Nutzer-Mailboxen 40 2.3.1.4 Web-Mail 41 2.3.2 WWW 41 2.3.3 Wählzugänge 43 2.2.4 Time-Service 43 3 ZENTRALE DIENSTANGEBOTE UND SERVER 45 3.1 BENUTZERBERATUNG (BB) 45 3.2 TROUBLE TICKET SYSTEM (TTS) 45 3.3 NUTZERMANAGEMENT 46 3.4 LOGIN-SERVICE 47 3.5 STORAGE-MANAGEMENT 47 3.5.1 Backup-Service 50 3.5.2 File-Service 52 3.6 LIZENZ-SERVICE 54 3.7 PERIPHERIE-SERVICES 54 3.8 PC-POOLS 55 3.9 SECURITY 56 4 SERVICELEISTUNGEN FÜR DEZENTRALE DV-SYSTEME 59 4.1 ALLGEMEINES 59 4.2 PC-SUPPORT 59 4.2.1 Investberatung 59 4.2.2 Implementierung 59 4.2.3 Instandhaltung 59 4.2.4 Notebook-Ausleihe 60 4.3 MICROSOFT WINDOWS-SUPPORT 60 4.4 ZENTRALE SOFTWARE-BESCHAFFUNG FÜR DIE TU DRESDEN 66 4.4.1 Arbeitsgruppentätigkeit 66 4.4.2 Strategie des Software-Einsatzes an der TU Dresden 67 4.4.3 Software-Beschaffung 67 5 HOCHLEISTUNGSRECHNEN 75 5.1 HOCHLEISTUNGSRECHNER/SPEICHERKOMPLEX (HRSK) 75 5.1.1 HRSK-Neubau 76 5.1.2 SGI Altix 3700 (Stufe 1a) 76 5.1.3 SGI Altix 4700 77 5.1.4 Linux Networx PC-Farm (Stufe 1a) 78 5.1.5 Linux Networx PC-Farm 79 5.2 NUTZUNGSÜBERSICHT DER COMPUTE-SERVER 80 5.2.1 SGI Origin 3800 82 5.2.2 NEC SX6i 82 5.2.3 SGI Origin 2800 83 5.2.4 Anwender-Cluster 84 5.3 BIODATENBANKEN-SERVICE 84 5.4 ANWENDUNGSSOFTWARE 85 5.5 VISUALISIERUNG 85 5.6 PERFORMANCE TOOLS 86 6 WISSENSCHAFTLICHE KOOPERATION, PROJEKTE 89 6.1. DAS PROJEKT „KOMPETENZZENTRUM FÜR VIDEOKONFERENZDIENSTE“ 89 6.1.1 Überblick 89 6.1.2 Aufgaben und Entwicklungsarbeiten 89 6.1.3 Neuer Webauftritt 91 6.1.4 Weitere Aktivitäten 91 6.1.5 Der Dienst „DFNVideoConference“ - Mehrpunktkonferenzen im G-WiN 92 6.1.6 Tendenzen und Ausblicke 93 6.2 D-GRID 93 6.2.1 Hochenergiephysik Community Grid (HEP CG) - Entwicklung von Anwendungen und Komponenten zur Datenauswertung in der Hochenergiephysik in einer nationalen e-Science-Umgebung 93 6.2.2 MediGRID - Ressourcefusion für Medizin und Lebenswissenschaften 94 6.2.3 D-Grid Integrationsprojekt 94 6.2.4 Chemomentum 95 6.3 BIOLOGIE 95 6.3.1 BISON (Biologie-inspirierte Techniken zur Selbstorganisation in dynamischen Netzwerken) 95 6.3.2 Verständnis der molekularen Grundlage der Biogenese und Funktion der Endocytose 96 6.3.3 Mathematische Modellierung und Computersimulation des Tumorwachstums und Therapien 96 6.3.4 Entwicklung eines SME-freundlichen Zuchtprogramms für Korallen 97 6.3.5 Analyse raum-zeitlicher Musterbildung von Mikroorganismen 97 6.3.6 Regeneration beim Axolotl 97 6.3.7 Entwicklung und Analyse von stochastischen Interagierenden Vielteilchen-Modellen für biologische Zellinteraktion 98 6.3.8 Kompetenznetzwerk MTBio 98 6.4 PERFORMANCE EVALUIERUNG 98 6.4.1 Automatisches Auffinden von Performance-Engpässen in parallelen 98 Programmen unter Zuhilfenahme ihrer Tracedaten 6.4.2 SFB 609: Elektromagnetische Strömungsbeeinflussung in Metallurgie, Kristallzüchtung und Elektrochemie - Teilprojekt A1: Numerische Modellierung turbulenter MFD-Strömungen 99 6.5 HERSTELLERKOOPERATIONEN 100 6.5.1 Intel-Kooperation 100 6.5.2 NEC-Kooperation 100 7 AUSBILDUNGSBETRIEB UND PRAKTIKA 101 7.1 AUSBILDUNG ZUM FACHINFORMATIKER/FACHRICHTUNG ANWENDUNGSENTWICKLUNG 101 7.2 PRAKTIKA 101 8 AUS- UND WEITERBILDUNGSVERANSTALTUNGEN 103 9 VERANSTALTUNGEN 105 10 PUBLIKATIONEN 107 TEIL III BERICHTE DER ZENTRALEN EINRICHTUNGEN UND DER ZENTRALEN UNIVERSITÄTSVERWALTUNG AUDIO-VISUELLES MEDIENZENTRUM (AVMZ) 113 LEHRZENTRUM SPRACHEN UND KULTURRÄUME (LSK) 121 UNIVERSITÄTSARCHIV 125 ZENTRALE UNIVERSITÄTSVERWALTUNG 127 MDC 129 BIOTECHNOLOGISCHES ZENTRUM (BIOTEC) 131 TEIL IV BERICHT DER SÄCHSISCHEN LANDESBIBLIOTHEK - STAATS UND UNIVERSITÄTSBIBLIOTHEK DRESDEN 13

Optimizations and Cost Models for multi-core architectures: an approach based on parallel paradigms

The trend in modern microprocessor architectures is clear: multi-core chips are here to stay, and researchers expect multiprocessors with 128 to 1024 cores on a chip in some years. Yet the software community is slowly taking the path towards parallel programming: while some works target multi-cores, these are usually inherited from the previous tools for SMP architectures, and rarely exploit specific characteristics of multi-cores. But most important, current tools have no facilities to guarantee performance or portability among architectures. Our research group was one of the first to propose the structured parallel programming approach to solve the problem of performance portability and predictability. This has been successfully demonstrated years ago for distributed and shared memory multiprocessors, and we strongly believe that the same should be applied to multi-core architectures. The main problem with performance portability is that optimizations are effective only under specific conditions, making them dependent on both the specific program and the target architecture. For this reason in current parallel programming (in general, but especially with multi-cores) optimizations usually follows a try-and-decide approach: each one must be implemented and tested on the specific parallel program to understand its benefits. If we want to make a step forward and really achieve some form of performance portability, we require some kind of prediction of the expected performance of a program. The concept of performance modeling is quite old in the world of parallel programming; yet, in the last years, this kind of research saw small improvements: cost models to describe multi-cores are missing, mainly because of the increasing complexity of microarchitectures and the poor knowledge of specific implementation details of current processors. In the first part of this thesis we prove that the way of performance modeling is still feasible, by studying the Tilera TilePro64. The high number of cores on-chip in this processor (64) required the use of several innovative solutions, such as a complex interconnection network and the use of multiple memory interfaces per chip. For these features the TilePro64 can be considered an insight of what to expect in future multi-core processors. The availability of a cycle-accurate simulator and an extensive documentation allowed us to model the architecture, and in particular its memory subsystem, at the accuracy level required to compare optimizations In the second part, focused on optimizations, we cover one of the most important issue of multi-core architectures: the memory subsystem. In this area multi-core strongly differs in their structure w.r.t off-chip parallel architectures, both SMP and NUMA, thus opening new opportunities. In detail, we investigate the problem of data distribution over the memory controllers in several commercial multi-cores, and the efficient use of the cache coherency mechanisms offered by the TilePro64 processor. Finally, by using the performance model, we study different implementations, derived from the previous optimizations, of a simple test-case application. We are able to predict the best version using only profiled data from a sequential execution. The accuracy of the model has been verified by experimentally comparing the implementations on the real architecture, giving results within 1 − 2% of accuracy