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Approche industrielle aux boßtes quantiques dans des dispositifs de silicium sur isolant complÚtement déplété pour applications en information quantique
La mise en oeuvre des qubits de spin électronique à base de boßtes quantiques réalisés
en utilisant une technologie avancée de métal-oxyde-semiconducteur complémentaire (en
anglais: CMOS ou Complementary Metal-Oxide-Semiconductor) fonctionnant à des températures
cryogĂ©niques permet dâenvisager la fabrication industrielle reproductible et Ă
haut rendement de systĂšmes de qubits de spin Ă grande Ă©chelle. Le dĂ©veloppement dâune
architecture de boßtes quantiques à base de silicium fabriquées en utilisant exclusivement
des techniques de fabrication industrielle CMOS constitue une Ă©tape majeure dans cette
direction. Dans cette thĂšse, le potentiel de la technologie UTBB (en anglais: Ultra-Thin
Body and Buried oxide) silicium sur isolant complétement déplété (en anglais: FD-SOI ou
Fully Depleted Silicon-On-Insulator) 28 nm de STMicroelectronics (Crolles, France) a été
étudié pour la mise en oeuvre de boßtes quantiques bien définies, capables de réaliser des
systĂšmes de qubit de spin. Dans ce contexte, des mesures dâeffet Hall ont Ă©tĂ© rĂ©alisĂ©es sur
des microstructures FD-SOI à 4.2 K afin de déterminer la qualité du noeud technologique
pour les applications de boĂźtes quantiques. De plus, un flot du processus dâintĂ©gration,
optimisé pour la mise en oeuvre de dispositifs quantiques utilisant exclusivement des méthodes
de fonderie de silicium pour la production de masse est présenté, en se concentrant
sur la rĂ©duction des risques de fabrication et des dĂ©lais dâexĂ©cution globaux. Enfin, deux
géométries différentes de dispositifs à boßtes quantiques FD-SOI de 28nm ont été conçues
et leurs performances ont Ă©tĂ© Ă©tudiĂ©es Ă 1.4 K. Dans le cadre dâune collaboration entre
Nanoacademic Technologies, Institut quantique et STMicroelectronics, un modĂšle QTCAD
(en anglais: Quantum Technology Computer-Aided Design) en 3D a été développé
pour la modélisation de dispositifs à boßtes quantiques FD-SOI. Ainsi, en complément de
la caractérisation expérimentale des structures de test via des mesures de transport et de
spectroscopie de blocage de Coulomb, leur performance est modĂ©lisĂ©e et analysĂ©e Ă lâaide
du logiciel QTCAD. Les résultats présentés ici démontrent les avantages de la technologie
FD-SOI par rapport Ă dâautres approches pour les applications de calcul quantique, ainsi
que les limites identifiées du noeud 28 nm dans ce contexte. Ce travail ouvre la voie à la
mise en oeuvre des nouvelles générations de dispositifs à boßtes quantiques FD-SOI basées
sur des noeuds technologiques inférieurs.Abstract: Electron spin qubits based on quantum dots implemented using advanced Complementary Metal-Oxide-Semiconductor (CMOS) technology functional at cryogenic temperatures promise to enable reproducible high-yield industrial manufacturing of large-scale spin qubit systems. A milestone in this direction is to develop a silicon-based quantum dot structure fabricated using exclusively CMOS industrial manufacturing techniques. In this thesis, the potential of the industry-standard process 28 nm Ultra-Thin Body and Buried oxide (UTBB) Fully Depleted Silicon-On-Insulator (FD-SOI) technology of STMicroelectronics (Crolles, France) was investigated for the implementation of well-defined quantum dots capable to realize spin qubit systems. In this context, Hall effect measurements were performed on FD-SOI microstructures at 4.2 K to determine the quality of the technology node for quantum dot applications. Moreover, an optimized integration process flow for the implementation of quantum devices, using exclusively mass-production silicon-foundry methods is presented, focusing on reducing manufacturing risks and overall turnaround times. Finally, two different geometries of 28 nm FD-SOI quantum dot devices were conceived, and their performance was studied at 1.4 K. In the framework of a collaboration between Nanoacademic Technologies, Institut quantique, and STMicroelectronics, a 3D Quantum Technology Computer-Aided Design (QTCAD) model was developed for FD-SOI quantum dot device modeling. Therefore, along with the experimental characterization of the test structures via transport and Coulomb blockade spectroscopy measurements, their performance is modeled and analyzed using the QTCAD software. The results reported here demonstrate the advantages of the FD-SOI technology over other approaches for quantum computing applications, as well as the identified limitations of the 28 nm node in this context. This work paves the way for the implementation of the next generations of FD-SOI quantum dot devices based on lower technology nodes
Intégration 3D de dispositifs SET dans le Back-End-Of-Line en technologies CMOS 28 nm pour le développement de capteurs ultra basse consommation
La forte demande et le besoin dâintĂ©gration hĂ©tĂ©rogĂšne de nouvelles fonctionnalitĂ©s dans les systĂšmes mobiles et autonomes, tels que les mĂ©moires, capteurs, et interfaces de communication doit prendre en compte les problĂ©matiques dâhĂ©tĂ©rogĂ©nĂ©itĂ©, de consommation dâĂ©nergie et de dissipation de chaleur. Les systĂšmes mobiles intelligents sont dĂ©jĂ dotĂ©s de plusieurs composants de type capteur comme les accĂ©lĂ©romĂštres, les thermomĂštres et les dĂ©tecteurs infrarouge. Cependant, jusquâĂ aujourdâhui lâintĂ©gration de capteurs chimiques dans des systĂšmes compacts sur puce reste limitĂ©e pour des raisons de consommation dâĂ©nergie et dissipation de chaleur principalement. La technologie actuelle et fiable des capteurs de gaz, les rĂ©sistors Ă base dâoxyde mĂ©tallique et les MOSFETs (Metal Oxide Semiconductor- Field Effect Transistors) catalytiques sont opĂ©rĂ©s Ă de hautes tempĂ©ratures de 200â500 °C et 140â200 °C, respectivement. Les transistors Ă effet de champ Ă grille suspendu (SG-FETs pour Suspended Gate-Field Effect Transistors) offrent lâavantage dâĂȘtre sensibles aux molĂ©cules gazeuses adsorbĂ©es aussi bien par chemisorption que par physisorption, et sont opĂ©rĂ©s Ă tempĂ©rature ambiante ou lĂ©gĂšrement au-dessus. Cependant lâintĂ©gration de ce type de composant est problĂ©matique due au besoin dâimplĂ©menter une grille suspendue et lâĂ©largissement de la largeur du canal pour compenser la dĂ©tĂ©rioration de la transconductance due Ă la faible capacitĂ© Ă travers le gap dâair. Les transistors Ă double grilles sont dâun grand intĂ©rĂȘt pour les applications de dĂ©tection de gaz, car une des deux grilles est fonctionnalisĂ©e et permet de coupler capacitivement au canal les charges induites par lâadsorption des molĂ©cules gazeuses cibles, et lâautre grille est utilisĂ©e pour le contrĂŽle du point dâopĂ©ration du transistor sans avoir besoin dâune structure suspendue. Les transistors monoĂ©lectroniques (les SETs pour Single Electron Transistors) prĂ©sentent une solution trĂšs prometteuse grĂące Ă leur faible puissance liĂ©e Ă leur principe de fonctionnement basĂ© sur le transport dâun nombre rĂ©duit dâĂ©lectrons et leur faible niveau de courant. Le travail prĂ©sentĂ© dans cette thĂšse fut donc concentrĂ© sur la dĂ©monstration de lâintĂ©gration 3D monolithique de SETs sur un substrat de technologie CMOS (Complementary Metal Oxide Semiconductor) pour la rĂ©alisation de la fonction capteurs de gaz trĂšs sensible et ultra basse consommation dâĂ©nergie. Lâapproche proposĂ©e consiste Ă lâintĂ©gration de SETs mĂ©talliques Ă double grilles dans lâunitĂ© de fabrication finale BEOL (Back-End-Of-Line) dâune technologie CMOS Ă lâaide du procĂ©dĂ© nanodamascene. Le systĂšme sur puce profitera de la trĂšs Ă©levĂ©e sensibilitĂ© Ă la charge Ă©lectrique du transistor monoĂ©lectronique, ainsi que le traitement de signal et des donnĂ©es Ă haute vitesse en utilisant une technologie de pointe CMOS disponible. Les MOSFETs issus de la technologie FD-SOI (Fully Depleted-Silicon On Insulator) sont une solution trĂšs attractive Ă cause de leur pouvoir dâamplification du signal quand ils sont opĂ©rĂ©s dans le rĂ©gime sous-le-seuil. Ces dispositifs permettent une trĂšs haute densitĂ© dâintĂ©gration due Ă leurs dimensions nanomĂ©triques et sont une technologie bien mature et modĂ©lisĂ©e. Ce travail se concentre sur le dĂ©veloppement dâun procĂ©dĂ© de fonctionnalisation dâun MOSFET FD-SOI comme dĂ©monstration du concept du capteur de gaz Ă base de transistor Ă double grilles. La sonde Kelvin a Ă©tĂ© la technique privilĂ©giĂ©e pour la caractĂ©risation des matĂ©riaux sensibles par le biais de mesure de la variation du travail de sortie induite par lâadsorption de molĂ©cules de gaz. Dans ce travail, une technique de caractĂ©risation des matĂ©riaux sensibles alternative basĂ©e sur la mesure de la charge de surface est discutĂ©e. Pour augmenter la surface spĂ©cifique de lâĂ©lectrode sensible, un nouveau concept de texturation de surface est prĂ©sentĂ©. Le procĂ©dĂ© est basĂ© sur le dĂ©pĂŽt de rĂ©seaux de nanotubes de carbone multi-parois par pulvĂ©risation dâune suspension de ces nanotubes. Les rĂ©seaux dĂ©posĂ©s servent de «squelettes» pour le matĂ©riau sensible. Lâobjectif principal de cette thĂšse de doctorat peut ĂȘtre divisĂ© en 4 parties : (1) la modĂ©lisation et simulation de la rĂ©ponse dâun capteur de gaz Ă base de SET Ă double grilles ou dâun MOSFET FD-SOI, et lâestimation de la sensibilitĂ© ainsi que la puissance consommĂ©e; (2) la caractĂ©risation de la sensibilitĂ© du Pt comme couche sensible pour la dĂ©tection du H[indice infĂ©rieur 2] par la technique de mesure de charge de surface, et le dĂ©veloppement du procĂ©dĂ© de texturation de surface de la grille fonctionnalisĂ©e avec les rĂ©seaux de nanotubes de carbone; (3) le dĂ©veloppement et lâoptimisation du procĂ©dĂ© de fabrication des SETs Ă double grilles dans lâentitĂ© BEOL dâun substrat CMOS; et (4) la fonctionnalisation dâun MOSFET FD-SOI avec du Pt pour rĂ©aliser la fonction de capteur de H[indice infĂ©rieur 2].Abstract : The need of integration of new functionalities on mobile and autonomous electronic systems has to take into account all the problematic of heterogeneity together with energy consumption and thermal dissipation. In this context, all the sensing or memory components added to the CMOS (Complementary Metal Oxide Semiconductor) processing units have to respect drastic supply energy requirements. Smart mobile systems already incorporate a large number of embedded sensing components such as accelerometers, temperature sensors and infrared detectors. However, up to now, chemical sensors have not been fully integrated in compact systems on chips. Integration of gas sensors is limited since most used and reliable gas sensors, semiconducting metal oxide resistors and catalytic metal oxide semiconductor- field effect transistors (MOSFETs), are generally operated at high temperatures, 200â500 °C and 140â200° C, respectively. The suspended gate-field effect transistor (SG-FET)-based gas sensors offer advantages of detecting chemisorbed, as well as physisorbed gas molecules and to operate at room temperature or slightly above it. However they present integration limitations due to the implementation of a suspended gate electrode and augmented channel width in order to overcome poor transconductance due to the very low capacitance across the airgap. Double gate-transistors are of great interest for FET-based gas sensing since one functionalized gate would be dedicated for capacitively coupling of gas induced charges and the other one is used to bias the transistor, without need of airgap structure. This work discusses the integration of double gate-transistors with CMOS devices for highly sensitive and ultra-low power gas sensing applications. The use of single electron transistors (SETs) is of great interest for gas sensing applications because of their key properties, which are its ultra-high charge sensitivity and the ultra-low power consumption and dissipation, inherent to the fundamental of their operation based on the transport of a reduced number of charges. Therefore, the work presented in this thesis is focused on the proof of concept of 3D monolithic integration of SETs on CMOS technology for high sensitivity and ultra-low power gas sensing functionality. The proposed approach is to integrate metallic double gate-single electron transistors (DG-SETs) in the Back-End-Of-Line (BEOL) of CMOS circuits (within the CMOS interconnect layers) using the nanodamascene process. We take advantage of the hyper sensitivity of the SET to electric charges as well from CMOS circuits for high-speed signal processing. Fully depleted-silicon on insulator (FD-SOI) MOSFETs are very attractive devices for gas sensing due to their amplification capability when operated in the sub-threshold regime which is the strongest asset of these devices with respect to the FET-based gas sensor technology. In addition these devices are of a high interest in terms of integration density due to their small size. Moreover FD-SOI FETs is a mature and well-modelled technology. We focus on the functionalization of the front gate of a FD-SOI MOSFET as a demonstration of the DGtransistor- based gas sensor. Kelvin probe has been the privileged technique for the investigation of FET-based gas sensorsâ sensitive material via measuring the work function variation induced by gas species adsorption. In this work an alternative technique to investigate gas sensitivity of materials suitable for implementation in DG-FET-based gas sensors, based on measurement of the surface charge induced by gas species adsorption is discussed. In order to increase the specific surface of the sensing electrode, a novel concept of functionalized gate surface texturing suitable for FET-based gas sensors are presented. It is based on the spray coating of a multi-walled-carbon nanotubes (MW-CNTs) suspension to deposit a MW-CNT porous network as a conducting frame for the sensing material. The main objective of this Ph.D. thesis can be divided into 4 parts: (1) modelling and simulation of a DG-SET and a FD-SOI MOSFET-based gas sensor response, and estimation of the sensitivity as well as the power consumption; (2) investigation of Pt sensitivity to hydrogen by surface charge measurement technique and development of the sensing electrode surface texturing process with CNT networks; (3) development and optimization of the DG-SET integration process in the BEOL of a CMOS substrate, and (4) FD-SOI MOSFET functionalization with Pt for H[subscript 2] sensing
Conception, fabrication et caractérisation de dispositifs innovants de protection contre les décharges électrostatiques en technologie FDSOI
FDSOI architecture (Fully Depleted Silicon On Insulator) allows a significantimprovement of the electrostatic behavior of the MOSFETs transistors for the advancedtechnologies. It is industrially employed from the 28 nm node. However, theimplementation of ESD (Electrostatic Discharges) protections in these technologies isstill a challenge. While the standard approach relies on SOI substrate hybridization (byetching the BOX (buried oxide)), allowing to fabricate vertical power devices, we focushere on structures where the current flows laterally, in the silicon film. In this work,alternative approaches using innovative devices (ZÂČ-FET and BBC-T) are proposed. Theirstatic, quasi-static and transient characteristics are studied in detail, with TCADsimulations and electrical characterizations.Lâarchitecture FDSOI (silicium sur isolant totalement dĂ©sertĂ©) permet une amĂ©lioration significative du comportement Ă©lectrostatique des transistors MOSFETs pour les technologies avancĂ©es et est employĂ©e industriellement Ă partir du noeud 28 nm.LâimplĂ©mentation de protections contre les dĂ©charges Ă©lectrostatiques (ESD pour« Electro Static Discharge ») dans ces technologies reste un dĂ©fi. Alors que lâapproche standard repose sur lâhybridation du substrat SOI (gravure de lâoxyde enterrĂ© : BOX)permettant de fabriquer des dispositifs de puissance verticaux, nous nous intĂ©ressons ici Ă des structures dans lesquelles la conduction sâeffectue latĂ©ralement, dans le film de silicium. Dans ces travaux, des approches alternatives utilisant des dispositifs innovants(ZÂČ-FET et BBC-T) sont proposĂ©es. Leurs caractĂ©ristiques statiques, quasi-statiques et transitoires sont Ă©tudiĂ©es, par le biais de simulations TCAD et de caractĂ©risations Ă©lectriques
Caractérisation électrique et modélisation du transport dans matériaux et dispositifs SOI avancés
This thesis is dedicated to the electrical characterization and transport modeling in advanced SOImaterials and devices for ultimate micro-nano-electronics. SOI technology is an efficient solution tothe technical challenges facing further downscaling and integration. Our goal was to developappropriate characterization methods and determine the key parameters. Firstly, the conventionalpseudo-MOSFET characterization was extended to heavily-doped SOI wafers and an adapted modelfor parameters extraction was proposed. We developed a nondestructive electrical method to estimatethe quality of bonding interface in metal-bonded wafers for 3D integration. In ultra-thin fully-depletedSOI MOSFETs, we evidenced the parasitic bipolar effect induced by band-to-band tunneling, andproposed new methods to extract the bipolar gain. We investigated multiple-gate transistors byfocusing on the coupling effect in inversion-mode vertical double-gate SOI FinFETs. An analyticalmodel was proposed and subsequently adapted to the full depletion region of junctionless SOI FinFETs.We also proposed a compact model of carrier profile and adequate parameter extraction techniques forjunctionless nanowires.Cette thĂšse est consacrĂ©e Ă la caractĂ©risation et la modĂ©lisation du transport Ă©lectronique dans des matĂ©riaux et dispositifs SOI avancĂ©s pour la microĂ©lectronique. Tous les matĂ©riaux innovants Ă©tudiĂ©s(ex: SOI fortement dopĂ©, plaques obtenues par collage etc.) et les dispositifs SOI sont des solutions possibles aux dĂ©fis technologiques liĂ©s Ă la rĂ©duction de taille et Ă l'intĂ©gration. Dans ce contexte,l'extraction des paramĂštres Ă©lectriques clĂ©s, comme la mobilitĂ©, la tension de seuil et les courants de fuite est importante. Tout d'abord, la caractĂ©risation classique pseudo-MOSFET a Ă©tĂ© Ă©tendue aux plaques SOI fortement dopĂ©es et un modĂšle adaptĂ© pour l'extraction de paramĂštres a Ă©tĂ© proposĂ©. Nous avons Ă©galement dĂ©veloppĂ© une mĂ©thode Ă©lectrique pour estimer la qualitĂ© de l'interface de collage pour des plaquettes mĂ©talliques. Nous avons montrĂ© l'effet bipolaire parasite dans des MOSFET SOI totalement dĂ©sertĂ©s. Il est induit par lâeffet tunnel bande-Ă -bande et peut ĂȘtre entiĂšrement supprimĂ© par une polarisation arriĂšre. Sur cette base, une nouvelle mĂ©thode a Ă©tĂ© dĂ©veloppĂ©e pour extraire le gain bipolaire. Enfin, nous avons Ă©tudiĂ© l'effet de couplage dans le FinFET SOI double grille, en mode dâinversion. Un modĂšle analytique a Ă©tĂ© proposĂ© et a Ă©tĂ© ensuite adaptĂ© aux FinFETs sans jonction(junctionless). Nous avons mis au point un modĂšle compact pour le profil des porteurs et des techniques dâextraction de paramĂštres
Bascules à impulsion robustes en technologie 28nm FDSOI pour circuits numériques basse consommation à trÚs large gamme de tension d'alimentation
The explosion market of the mobile application and the paradigm of the Internet of Things lead to a huge demand for energy-efficient systems. To overcome the limit of Moore's law due to bulk technology, a new transistor technology has appeared recently in industrial process: the fully-depleted silicon on insulator, or FDSOI.In modern ASIC designs, a large portion of the total power consumption is due to the leaves of the clock tree: the flip-flops. Therefore, the appropriate flip-flop architecture is a major choice to reach the speed and energy constraints of mobile and ultra-low power applications. After a thorough overview of the literature, the explicit pulse-triggered flip-flop topology is pointed out as a very interesting flip-flop architecture for high-speed and low-power systems. However, it is today only used in high-performances circuits mainly because of its poor robustness at ultra-low voltage.In this work, explicit pulse-triggered flip-flops architecture design is developed and studied in order to improve their robustness and their energy-efficiency. A large comparison of resettable and scannable latch architecture is performed in the energy-delay domain by modifying the sizing of the transistors, both at nominal and ultra-low voltage. Then, it is shown that the back biasing technique allowed by the FDSOI technology provides better energy and delay performances than the sizing methodology. As the pulse generator is the main cause of functional failure, we proposed a new architecture which provides both a good robustness at ultra-low voltage and an energy efficiency. A selected topology of explicit pulse-triggered flip-flop was implemented in a 16x32b register file which exhibits better speed, energy consumption and area performances than a version with master-slave flip-flops, mainly thanks to the sharing of the pulse generator over several latches.Avec l'explosion du marchĂ© des applications portables et le paradigme de l'Internet des objets, la demande pour les circuits Ă trĂšs haute efficacitĂ© Ă©nergĂ©tique ne cesse de croĂźtre. Afin de repousser les limites de la loi de Moore, une nouvelle technologie est apparue trĂšs rĂ©cemment dans les procĂ©dĂ©s industriels afin de remplacer la technologie en substrat massif ; elle est nommĂ©e fully-depleted silicon on insulator ou FDSOI. Dans les circuits numĂ©riques synchrones modernes, une grande portion de la consommation totale du circuit provient de l'arbre d'horloge, et en particulier son extrĂ©mitĂ© : les bascules. DĂšs lors, l'architecture adĂ©quate de bascules est un choix crucial pour atteindre les contraintes de vitesse et d'Ă©nergie des applications basse-consommation. AprĂšs un large aperçu de l'Ă©tat de l'art, les bascules Ă impulsion explicite sont reconnues les plus prometteuses pour les systĂšmes demandant une haute performance et une basse consommation. Cependant, cette architecture est pour l'instant fortement utilisĂ©e dans les circuits Ă haute performance et pratiquement absente des circuits Ă basse tension d'alimentation, principalement Ă cause de sa faible robustesse face aux variations.Dans ce travail, la conception d'architecture de bascule Ă impulsion explicite est Ă©tudiĂ©e dans le but d'amĂ©liorer la robustesse et l'efficacitĂ© Ă©nergĂ©tique. Un large panel d'architectures de bascule, avec les fonctions reset et scan, a Ă©tĂ© comparĂ© dans le domaine Ă©nergie-dĂ©lais, Ă haute et basse tension d'alimentation, grĂące Ă une mĂ©thodologie de dimensionnement des transistors. Il a Ă©tĂ© montrĂ© que la technique dite de « back bias », l'un des principaux avantages de la technologie FDSOI, permettait des meilleures performances en Ă©nergie et dĂ©lais que la mĂ©thodologie de dimensionnement. Ensuite, comme le gĂ©nĂ©rateur d'impulsion est la principale raison de dysfonctionnement, nous avons proposĂ© une nouvelle architecture qui permet un trĂšs bon compromis entre robustesse Ă faible tension et consommation Ă©nergĂ©tique. Une topologie de bascule Ă impulsion explicite a Ă©tĂ© choisie pour ĂȘtre implĂ©mentĂ©e dans un banc de registres et, comparĂ© aux bascules maĂźtre-esclave, elle prĂ©sente une plus grande vitesse, une plus faible consommation Ă©nergĂ©tique et une plus petite surface
Optimisation des jonctions de dispositifs (FDSOI, TriGate) fabriquĂ©s Ă faible tempĂ©rature pour lâintĂ©gration 3D sĂ©quentielle
3D sequential integration is a promising candidate for the scaling sustainability for technological nodes beyond 14 nm. The main challenge is the development of a low temperature process for the top transistor level that enables to avoid the degradation of the bottom transistor level. The most critical process step for the top transistor level fabrication is the dopant activation that is usually performed at temperature higher than 1000 °C. In the frame of this Ph.D. work, different solutions for the dopant activation optimization at low temperature (below 600 °C) are proposed and integrated in FDSOI and TriGate devices. The technique chosen for the dopant activation at low temperature is the solid phase epitaxial regrowth. First, doping conditions have been optimized in terms of activation level and process time for low temperatures (down to 450 °C) anneals. The obtained conditions have been implemented in FDSOI and TriGate devices leading to degraded electrical results compared to the high temperature process of reference (above 1000 °C). By means of TCAD simulation and electrical measurements comparison, the critical region of the transistor in terms of activation appears to be below the offset spacer. The extension first integration scheme is then shown to be the best candidate to obtain high performance low temperature devices. Indeed, by performing the doping implantation before the raised source and drain epitaxial growth, the absence of diffusion at low temperature can be compensated. This conclusion can be extrapolated for TriGate and FinFET on insulator devices. Extension first integration scheme has been demonstrated for the first time on N and PFETs in 14 nm FDSOI technology showing promising results in terms of performance. This demonstration evidences that the two challenges of this integration i.e. the partial amorphization of very thin films and the epitaxy regrowth on implanted access are feasible. Finally, heated implantation has been investigated as a solution to dope thin access regions without full amorphization, which is particularly critical for FDSOI and FinFET devices. The as-implanted activation levels are shown to be too low to obtain high performance devices and the heated implantation appears a promising candidate for low temperature devices if used in combination with an alternative activation mechanism.LâintĂ©gration 3D sĂ©quentielle reprĂ©sente une alternative potentielle Ă la rĂ©duction des dimensions afin de gagner encore en densitĂ© dâune gĂ©nĂ©ration Ă la suivante. Le principal dĂ©fi concerne la fabrication du transistor de lâĂ©tage supĂ©rieur avec un faible budget thermique; ceci afin dâĂ©viter la dĂ©gradation du niveau infĂ©rieur. LâĂ©tape de fabrication la plus critique pour la rĂ©alisation du niveau supĂ©rieur est lâactivation des dopants. Celle-ci est gĂ©nĂ©ralement effectuĂ©e par recuit Ă une tempĂ©rature supĂ©rieure Ă 1000 °C. Dans ce contexte, cette thĂšse propose des solutions pour activer les dopants Ă des tempĂ©ratures infĂ©rieures Ă 600 °C par la technique dite de recristallisation en phase solide. Les conditions de dopage ont Ă©tĂ© optimisĂ©es pour amĂ©liorer le niveau dâactivation et le temps de recuit tout en rĂ©duisant la tempĂ©rature dâactivation jusquâĂ 450°C. Les avancĂ©es obtenues ont Ă©tĂ© implĂ©mentĂ©es sur des dispositifs avancĂ©s FDSOI et TriGate gĂ©nĂ©rant des dispositifs avec des performances infĂ©rieures aux rĂ©fĂ©rences fabriquĂ©es Ă hautes tempĂ©ratures (supĂ©rieures Ă 1000 °C). En utilisant des simulations TCAD et en les comparant aux mesures Ă©lectriques, nous avons montrĂ© que la rĂ©gion la plus critique en termes dâactivation se trouve sous les espaceurs de la grille. Nous montrons alors quâune intĂ©gration dite « extension first » est le meilleur compromis pour obtenir de bonnes performances sur des dispositifs fabriquĂ©s Ă faible tempĂ©rature. En effet, lâimplantation des dopants avant lâĂ©pitaxie qui vise Ă surĂ©lever les sources et drains compense lâabsence de diffusion Ă basse tempĂ©rature. Ces rĂ©sultats ont par la suite Ă©tĂ© Ă©tendus pour des dispositifs TriGate et FinFETs sur isolants. Pour la premiĂšre fois, lâintĂ©gration « extension first » a Ă©tĂ© dĂ©montrĂ©e pour des N et PFETs dâune technologie 14 nm FDSOI avec des rĂ©sultats prometteurs en termes de performances. Les rĂ©sultats obtenus montrent notamment quâil est possible dâamorphiser partiellement un film trĂšs mince avant dâeffectuer une recroissance Ă©pitaxiale sur une couche dopĂ©e. Finalement, une implantation ionique Ă relativement haute tempĂ©rature (jusquâĂ 500 °C) a Ă©tĂ© Ă©tudiĂ©e afin de doper les accĂšs sans amorphiser totalement le film mince, ce qui est critique dans le cas des dispositifs FDSOI et FinFET. Nous montrons que les niveaux dâactivation aprĂšs implantation sont trop faibles pour obtenir des bonnes performances et que lâimplantation ionique « chaude » est prometteuse Ă condition dâĂȘtre utilisĂ©e avec un autre mĂ©canisme dâactivation comme le recuit laser