Analytic Approach to the Operation of RTD Ternary Inverters Based on MML

Open Access.Multiple-valued Logic (MVL) circuits are one of the most attractive applications of the Monostable-to-Multistable transition Logic (MML), and they are on the basis of advanced circuits for communications. However, a proper design is not inherent to the usual MML circuit topologies. This paper analyses the case of an MML ternary inverter, and determines the relations that circuit representative parameters must verify to obtain a correct behaviour.This work has been funded by the Spanish Government under project NDR, TEC2007- 67245/MIC, and the Junta de Andalucía through the Proyecto de Excelencia TIC-2961.Peer Reviewe

Cutting Edge Nanotechnology

The main purpose of this book is to describe important issues in various types of devices ranging from conventional transistors (opening chapters of the book) to molecular electronic devices whose fabrication and operation is discussed in the last few chapters of the book. As such, this book can serve as a guide for identifications of important areas of research in micro, nano and molecular electronics. We deeply acknowledge valuable contributions that each of the authors made in writing these excellent chapters

The implementation and applications of multiple-valued logic

Multiple-Valued Logic (MVL) takes two major forms. Multiple-valued circuits can implement the logic directly by using multiple-valued signals, or the logic can be implemented indirectly with binary circuits, by using more than one binary signal to represent a single multiple-valued signal. Techniques such as carry-save addition can be viewed as indirectly implemented MVL. Both direct and indirect techniques have been shown in the past to provide advantages over conventional arithmetic and logic techniques in algorithms required widely in computing for applications such as image and signal processing. It is possible to implement basic MVL building blocks at the transistor level. However, these circuits are difficult to design due to their non binary nature. In the design stage they are more like analogue circuits than binary circuits. Current integrated circuit technologies are biased towards binary circuitry. However, in spite of this, there is potential for power and area savings from MVL circuits, especially in technologies such as BiCMOS. This thesis shows that the use of voltage mode MVL will, in general not provide bandwidth increases on circuit buses because the buses become slower as the number of signal levels increases. Current mode MVL circuits however do have potential to reduce power and area requirements of arithmetic circuitry. The design of transistor level circuits is investigated in terms of a modern production technology. A novel methodology for the design of current mode MVL circuits is developed. The methodology is based upon the novel concept of the use of non-linear current encoding of signals, providing the opportunity for the efficient design of many previously unimplemented circuits in current mode MVL. This methodology is used to design a useful set of basic MVL building blocks, and fabrication results are reported. The creation of libraries of MVL circuits is also discussed. The CORDIC algorithm for two dimensional vector rotation is examined in detail as an example for indirect MVL implementation. The algorithm is extended to a set of three dimensional vector rotators using conventional arithmetic, redundant radix four arithmetic, and Taylor's series expansions. These algorithms can be used for two dimensional vector rotations in which no scale factor corrections are needed. The new algorithms are compared in terms of basic VLSI criteria against previously reported algorithms. A pipelined version of the redundant arithmetic algorithm is floorplanned and partially laid out to give indications of wiring overheads, and layout densities. An indirectly implemented MVL algorithm such as the CORDIC algorithm described in this thesis would clearly benefit from direct implementation in MVL

The ATLAS TRT electronics

The ATLAS inner detector consists of three sub-systems: the pixel detector spanning the radius range 4cm-20cm, the semiconductor tracker at radii from 30 to 52 cm, and the transition radiation tracker (TRT), tracking from 56 to 107 cm. The TRT provides a combination of continuous tracking with many projective measurements based on individual drift tubes (or straws) and of electron identification based on transition radiation from fibres or foils interleaved between the straws themselves. This paper describes the on and off detector electronics for the TRT as well as the TRT portion of the data acquisition (DAQ) system

The 1992 4th NASA SERC Symposium on VLSI Design

Papers from the fourth annual NASA Symposium on VLSI Design, co-sponsored by the IEEE, are presented. Each year this symposium is organized by the NASA Space Engineering Research Center (SERC) at the University of Idaho and is held in conjunction with a quarterly meeting of the NASA Data System Technology Working Group (DSTWG). One task of the DSTWG is to develop new electronic technologies that will meet next generation electronic data system needs. The symposium provides insights into developments in VLSI and digital systems which can be used to increase data systems performance. The NASA SERC is proud to offer, at its fourth symposium on VLSI design, presentations by an outstanding set of individuals from national laboratories, the electronics industry, and universities. These speakers share insights into next generation advances that will serve as a basis for future VLSI design

Increased lifetime of Organic Photovoltaics (OPVs) and the impact of degradation, efficiency and costs in the LCOE of Emerging PVs

Emerging photovoltaic (PV) technologies such as organic photovoltaics (OPVs) and perovskites (PVKs) have the potential to disrupt the PV market due to their ease of fabrication (compatible with cheap roll-to-roll processing) and installation, as well as their significant efficiency improvements in recent years. However, rapid degradation is still an issue present in many emerging PVs, which must be addressed to enable their commercialisation. This thesis shows an OPV lifetime enhancing technique by adding the insulating polymer PMMA to the active layer, and a novel model for quantifying the impact of degradation (alongside efficiency and cost) upon levelized cost of energy (LCOE) in real world emerging PV installations. The effect of PMMA morphology on the success of a ternary strategy was investigated, leading to device design guidelines. It was found that either increasing the weight percent (wt%) or molecular weight (MW) of PMMA resulted in an increase in the volume of PMMA-rich islands, which provided the OPV protection against water and oxygen ingress. It was also found that adding PMMA can be effective in enhancing the lifetime of different active material combinations, although not to the same extent, and that processing additives can have a negative impact in the devices lifetime. A novel model was developed taking into account realistic degradation profile sourced from a literature review of state-of-the-art OPV and PVK devices. It was found that optimal strategies to improve LCOE depend on the present characteristics of a device, and that panels with a good balance of efficiency and degradation were better than panels with higher efficiency but higher degradation as well. Further, it was found that low-cost locations were more favoured from reductions in the degradation rate and module cost, whilst high-cost locations were more benefited from improvements in initial efficiency, lower discount rates and reductions in install costs

Diseño lógico de circuitos digitales usando dispositivos con característica NDR

Texto completo descargado desde TeseoEn esta tesis doctoral se han desarrollado técnicas de diseño para circuitos electrónicos integrados que empleen dispositivos con una, o varias, regiones de resistencia diferencial negativa (Negative Differential Resistance, NDR) en su característica IV. Uno de los dispositivos más representativos con este tipo de característica es el diodo basado en el efecto túnel resonante (Resonant Tunneling Diode, RTD). Las ventajas de velocidad, consumo y complejidad reducidas que ofrecen estos diodos frente a realizaciones convencionales, ya demostradas en tecnologías III/V, se asocian a la presencia de esta región NDR. El escalado de la tecnología MOS basada en silicio está alcanzando sus límites, en cuanto a densidad y prestaciones, debido a limitaciones físicas fundamentales por lo que la inclusión de dispositivos nanoelectrónicos, en los que se utilizan efectos cuánticos para obtener las funciones típicas del transistor, es una alternativa que debe ser considerada para la que, de hecho, puede constatarse una creciente actividad investigadora. Hoy día, los diodos basados en el efecto túnel resonante son los dispositivos nanoelectrónicos más maduros, ya operativos a temperatura ambiente. Estos dispositivos están basados en el transporte de electrones vía niveles discretos de energía en estructuras de pozo cuántico de doble barrera, exhibiendo una característica con una región de resistencia negativa. Para aplicaciones de circuito, una combinación de NDR y amplificación electrónica es muy atractiva, lo que ha motivado el desarrollo de diferentes dispositivos de tres terminales obtenidos introduciendo el tunneling en la unión base-emisor de HBTs o de HETs, o en la unión puerta fuente de dispositivos de efecto de campo como los MODFET. Otra aproximación usada normalmente realiza la co-integración separada de diodos basados en el efecto túnel resonante y HBT/MODFET [1]. La ya mencionada característica NDR de estos dispositivos permite implementar de forma muy eficiente funciones más complejas que las puertas lógicas booleanas convencionales. Las aplicaciones de circuito de los RTDs se basan principalmente en el elemento lógico con transición monoestable-biestable (MOnostable-BIstable Logic Element, MOBILE). El MOBILE [2] es una puerta controlada por intensidad y disparada por flanco ascendente que consiste en dos RTDs conectados en serie y polarizados por una fuente alimentación periódica. La funcionalidad lógica específica del MOBILE se logra incluyendo una etapa de entrada que modifica la intensidad de pico de uno de los RTDs. Cuando la polarización excede aproximadamente dos veces la tensión de pico del RTD se produce la transición monoestable-biestable, dando lugar a dos estados de salida digitales y auto-estabilizantes. Otro campo de aplicación donde los circuitos con RTDs están jugando un papel preponderante es en el de la lógica multivaluada (MVL) [3]. El uso de MVL permite disminuir el número de dispositivos en un chip, y reducir en gran medida tanto el conexionado como el consumo. El RTD está también especialmente indicado para la MVL ya que su característica NDR permite obtener múltiples estados estables con márgenes de ruido aceptables, lo que ha sido aprovechado para la construcción de elementos de memoria MV muy compactos [4-5]. El paso siguiente son los sistemas MV, pero la posibilidad real de circuitos MV depende del desarrollo de bloques básicos adecuados, análogos a las puertas CMOS en los sistemas binarios VLSI. El MOBILE con más de dos RTDs en serie se adapta perfectamente a la implementación de funciones MV, aunque la histéresis en su característica de transferencia puede introducir serios problemas en su aplicación a circuitos reales. Se ha trabajado bastante en la construcción de puertas básicas para circuitos MV, puertas literales [6], o puertas de transferencia (T-gates) para lógicas de 3 y 4 valores [7-8], que son puertas universales para MVL. El uso de los RTDs está limitado por su no disponibilidad en procesos CMOS estándares. Puesto que las tecnologías actualmente dominantes utilizan silicio, se están dedicando muchos esfuerzos a desarrollar dispositivos con resistencia negativa en silicio y procedimientos para compatibilizar RTDs III-V con substratos de silicio. Recientemente se han producido avances significativos: se ha demostrado la integración de un Resonant Interband Tunneleing Diode (RITD) con CMOS estándar [9] y con SiGe HBT [10], y se han reportado considerables progresos (en términos de parámetros relevantes para el diseño de circuitos) en la fabricación de Si/SiGe RITD [11] (PVCRs > 6, Jp > 200KA/cm2). Mejoras importantes son previsibles a corto plazo dado que asistimos a un continuo reporte de procesos de fabricación de diodos túnel (TDs) cada vez más simples y compatibles con un proceso CMOS. Así, en [12] se describen estructuras que no requieren utilizar Ge y en [13] un proceso de fabricación que utiliza CVD (Chemical Vapor Deposition) en lugar de MBE (Molecular Beam Epitaxy), que no suele estar disponible en las foundries CMOS estándares. Además, la integración de Ge y compuestos III-V en obleas de silicio es un área de mucha actividad que se prevé continúe recibiendo esfuerzos, ya que la utilización de estos materiales como reemplazo del canal de los transistores MOSFET es una de las modificaciones estructurales que se están investigando. Estas mismas técnicas pueden utilizarse también para realizar RTDs III-V o Ge sobre silicio. De hecho, se ha reportado la fabricación de TDs III-V y Ge utilizando ART (Aspect Ratio Trapping) [14]. Recientemente se han publicado trabajos en los que se incorporan RTDs a circuitos CMOS, evaluándose la mejora obtenida en sus prestaciones. En [15] se propone utilizar un RTD para reemplazar al keeper (transistor mantenedor) de las puertas dominó, mostrando que permite mejorar significativamente la inmunidad al ruido, a la vez que presenta un impacto reducido sobre el área, el retraso y consumo de potencia. En [16] se describe una celda de memoria estática consistente en incorporar un par de RTDs a una topología conocida de celda DRAM formada por un transistor con substrato flotante. La potencia estática de este circuito es tres órdenes de magnitud menor que la de una celda SRAM típica de 6 transistores. Finalmente, se ha demostrado que con circuitos con muy pocos transistores es posible obtener una característica I-V con una región NDR. Se han propuesto distintas aplicaciones para estos transistores compuestos, incluyendo la tolerancia al ruido de los circuitos CMOS dinámicos [17], memorias con un consumo de potencia ultra bajo o circuitos lógicos para bajo consumo de potencia y baja polarización [18]. La naturaleza intrínseca de los dispositivos con característica NDR los hacen extremadamente atractivos para la implementación eficiente de lógica umbral binaria y aplicaciones multivaluadas. Otros modelos computacionales que están muy relacionados podrían ser también implementados de manera muy competitiva con estos dispositivos, permitiendo el desarrollo de circuitos digitales de muy altas prestaciones. En concreto, pretendemos lograr: Desarrollo de técnicas de diseño usando dispositivos que presentan NDR en su característica I-V, haciendo énfasis en el diseño de circuitos multivaluados. La incorporación de diodos basados en el efecto túnel resonante al diseño CMOS. El desarrollo de circuitos CMOS con dispositivos NDR MOS para aplicaciones digitales. A continuación exponemos con más detalle las distintas tareas que se han realizado en esta tesis: Tarea A: Diseño MV utilizando dispositivos con NDR en su característica I-V. Análisis del caso MV, donde se estudiarán las características específicas de la aproximación MV. El proceso de diseño de una topología de circuito con RTDs lleva aparejado su dimensionado. En particular, se prestará especial atención a su robustez frente a posibles fallos en el proceso de integración, así como a márgenes de ruido. Tarea B: Incorporación de RTDs al diseño CMOS En una primera fase, se procederá a la adaptación de estructuras de los bloques propuestos para tecnologías III/V. El siguiente paso será el desarrollo de estructuras típicamente CMOS, aprovechando todas las posibilidades que esta tecnología proporciona (uso de transistores P y N, impedancia de entrada). Se validarán y en su caso adaptaran los esquemas de interconexión y de reloj. Para hacer un uso eficiente de los bloques básicos, se derivarán esquemas de reloj basado en los circuitos TSPC, ya que éstos modifican el modo de operación de circuitos que usen puertas MOBILE. Los esquemas tradicionales para puertas MOBILE conectadas en cascada operan con un reloj de cuatro fases, lo que conduce a restricciones en el skew. Con las puertas TSPC, estos esquemas no son necesarios, y otras opciones deben ser estudiadas. Tarea C: Emulación de características NDR Estudio y análisis de estructuras de circuitos que exhiben características IV con una región NDR, y validación de su operación en las topologías que hemos desarrollado. Selección de un conjunto de circuitos de entre los diseños abordados en los puntos anteriores, que serán fabricados utilizando estos emuladores con el fin de validar experimentalmente las realizaciones propuestas

Design of resonant-tunneling diodes for a GaAs integrated SRAM

Thesis (Ph. D.)--Massachusetts Institute of Technology, Dept. of Electrical Engineering and Computer Science, 1996.Includes bibliographical references (p. 173-178).by Rajni J. Aggarwal.Ph.D