Neurone analogique robuste et technologies émergentes pour les architectures neuromorphiques

Les récentes évolutions en microélectronique nécessitent une attention particulière lors de la conception d un circuit. Depuis les noeuds technologiques de quelques dizaines de nanomètres, les contraintes de consommation deviennent prépondérantes. Pour répondre à ce problème, les concepteurs se penchent aujourd hui sur l utilisation d architectures multi-coeurs hétérogènes incluant des accélérateurs matériels dotés d une grande efficacité énergétique. Le maintien des spécifications d un circuit apparait également essentiel à l heure où sa fabrication est de plus en plus sujette à la variabilité et aux défauts. Il existe donc un réel besoin pour des accélérateurs robustes. Les architectures neuromorphiques, et notamment les réseaux de neurones à impulsions, offrent une bonne tolérance aux défauts, de part leur parallélisme massif, et une aptitude à exécuter diverses applications à faible coût énergétique. La thèse défendue se présente sous deux aspects. Le premier consiste en la conception d un neurone analogique robuste et à son intégration dans un accélérateur matériel neuro-inspiré à des fins calculatoires. Cet opérateur mathématique à basse consommation a été dimensionné puis dessiné en technologie 65 nm. Intégré au sein de deux circuits, il a pu être caractérisé dans l un d entre eux et ainsi démontrer la faisabilité d opérations mathématiques élémentaires. Le second objectif est d estimer, à plus long terme, l impact des nouvelles technologies sur le développement de ce type d architecture. Ainsi, les axes de recherches suivis ont permis d étudier un passage vers un noeud technologique très avancé, les opportunités procurées par des Through-Silicon-Vias ou encore, l utilisation de mémoires résistives à changement de phase ou à filament conducteur.Due to the latest evolutions in microelectronic field, a special care has to be given to circuit designs. In aggressive technology nodes down to dozen of nanometres, a recent need of high energy efficiency has emerged. Consequently designers are currently exploring heterogeneous multi-cores architectures based on accelerators. Besides this problem, variability has also become a major issue. It is hard to maintain a specification without using an overhead in term of surface and/or power consumption. Therefore accelerators should be robust against fabrication defects. Neuromorphic architectures, especially spiking neural networks, address robustness and power issues by their massively parallel and hybrid computation scheme. As they are able to tackle a broad scope of applications, they are good candidates for next generation accelerators. This PhD thesis will present two main aspects. Our first and foremost objectives were to specify and design a robust analog neuron for computational purposes. It was designed and simulated in a 65 nm process. Used as a mathematical operator, the neuron was afterwards integrated in two versatile neuromorphic architectures. The first circuit has been characterized and performed some basic computational operators. The second part explores the impact of emerging devices in future neuromorphic architectures. The starting point was a study of the scalability of the neuron in advanced technology nodes ; this approach was then extended to several technologies such as Through-Silicon-Vias or resistive memories.SAVOIE-SCD - Bib.électronique (730659901) / SudocGRENOBLE1/INP-Bib.électronique (384210012) / SudocGRENOBLE2/3-Bib.électronique (384219901) / SudocSudocFranceF

Modélisation d'un canal minier Ultra Large Bande(UWB) en utilisant les réseaux de neurones Artificiels RBF

Dans un environnement m1mer, le besoin d'un système de communication fiable est primordial. Ce type d'environnement étant complexe, le déploiement des systèmes de communication nécessite une connaissance parfaite du milieu de propagation. La modélisation d'un canal présente une matière très intéressante dans le domaine de recherche, et elle a été traitée dans plusieurs travaux en se basant sur des modèles traditionnels permettant de déterminer le comportement du canal de propagation selon des modèles analytiques, empiriques ou stochastiques. Dans notre projet d'étude, on s'intéresse à la modélisation du canal ultra-large bande (Ultra-Wide band UWB) dans un environnement minier en se basant sur une méthode différente des méthodes traditionnelles ; l'utilisation des réseaux de neurones artificiels RBF (réseaux à fonction de base radiale). Le canal de transmission UWB est un canal à trajets multiples, surtout au cas des applications à l'intérieur. Dans notre recherche, on s'est basé sur des mesures réalisées par LR TCS dans la mine CANMET à V al d'or située à 500km au nord de Montréal, Canada. Ces mesures ont servi comme base de données pour entrainer et créer l'architecture du réseau de neurones RBF. Dans un travail antérieur, la modélisation du canal en utilisant les réseaux de neurones est réalisée, mais en utilisant les réseaux de neurones multicouches MLP (Multi Layer Perceptron), et en s'intéressant seulement à l'affaiblissement de parcours en visibilité directe (line of sight, LOS). Dans ce travail, nous nous sommes intéressés à estimer l'affaiblissement du parcours1 (Path Joss) sur toute la bande UWB, et la phase du signal reçu, en considérant les deux types de trajets : en visibilité directe (LOS) et en visibilité non directe (non line of sight, NLOS). Les résultats obtenus montrent la capacité de ce type de réseau à modéliser le canal UWB dans un environnement minier avec une haute précision

Conception et évaluation de performance d'un Bus applicatif, massivement parallèle et orienté service.

Enterprise Service Bus (ESB) est actuellement l'approche la plus prometteuse pour l'implémentation d'une architecture orientée services (SOA : Service-Oriented Architecture) par l'intégration des différentes applications isolées dans une plateforme centralisée. De nombreuses solutions d'intégration à base d'ESB on été proposées, elles sont soit open-source comme : Mule, Petals, ou encore Fuse, soit propriétaires tels que : Sonic ESB, IBM WebSphere Message Broker, ou Oracle ESB. Cependant, il n'en existe aucune en mesure de traiter, à la fois des aspects : d'intégration et de traitement massivement parallèle, du moins à notre connaissance. L'intégration du parallélisme dans le traitement est un moyen de tirer profit des technologies multicœurs/multiprocesseurs qui améliorent considérablement les performances des ESBs.Toutefois, cette intégration est une démarche complexe et soulève des problèmes à plusieurs niveaux : communication, synchronisation, partage de données, etc.Dans cette thèse, nous présentons l'étude d'une nouvelle architecture massivement parallèle de type ESB.Enterprise service bus (ESB) is currently the most promising approach for business application integration in distributed and heterogeneous environments. It allows to deploy a service-oriented architecture (SOA) by the integration of all the isolated applications on a decentralized platform.Several commercial or open source ESB-based solutions have been proposed. However, to the best of our knowledge, none of these solutions has integrated the parallel processing. The integration of parallelism in the treatment allows to take advantage of the multicore/multiprocessor technologies and thus can improve greatly the ESB performance. However, this integration is difficult to achieve, and poses problems at multiple levels (communication, synchronization, etc). In this study, we present a new massively parallel ESB architecture that meets this challenge.PARIS-CNAM (751032301) / SudocSudocFranceF

Conception d'un système de test et de configuration numérique tolérant aux pannes pour la technologie WAFERIC

RÉSUMÉ L’objectif principal du projet de recherche est de concevoir, implanter et vérifier un système de programmation JTAG tolérant aux pannes pour un circuit intégré à l'échelle de la tranche (WSIC, Wafer Scale Integrated Circuit). Le projet comprend la conception de l'interface logicielle/matérielle, l'implantation en VHDL du système, la conception de l'environnement de vérification SystemC ainsi qu’une étude sur la “diagnosabilité” du WaferIC un circuit WSIC au cœur d’un système configurable applicable au prototypage rapide. Une nouvelle approche face à la conception de bancs de test programmable pour le test de circuits numériques est en cours de développement dans plusieurs universités québécoises, dont l’École Polytechnique Montréal dans le cadre du projet “DreamWaferTM”. Ce nouveau système de prototypage rapide de circuits numériques a pour but de mettre au point un réseau intégré d'interconnexions configurables, nommé WaferNet. Ce réseau d'interconnexions est déployé sur un circuit intégré à l'échelle de la tranche. Ainsi, le projet “DreamWaferTM” vise à développer un système équivalent à un “PCB reconfigurable” permettant de prototyper des circuits intégrés numériques discrets (FPGA, processeurs, DSP…), ceux-ci étant déposés à sa surface. Ce circuit intégré contient une matrice comportant des milliers de cellules identiques, chacune comportant un centre de contrôle logique, un crossbar configurable et un ensemble de “plots“ de quelques dizaines de micromètres de large (points de contact avec les composants déposés). Cette matrice de cellules se nomme le WaferIC. Ce projet de maîtrise porte spécifiquement sur la conception d’un système de configuration tolérant aux pannes pour le WaferIC, en la mise au point d’un environnement de simulation et de vérification matérielle codé en SystemC et en VHDL, à concevoir l’interface logicielle/matérielle pour le contrôle de la configuration basée sur le protocole JTAG et la conception d’une méthodologie de test et de diagnostic du système de configuration et du WaferNet. La tolérance aux pannes est importante dans le cadre de cette application spécifique pour des raisons économiques et pour atteindre le niveau de qualité requis pour cette application.------------------ABSTRACT The goal of this master project is to design, implement and validate a new system able to control the WaferIC, a Wafer Scale Integrated Circuit (WSIC). More specifically, the project objective was to design the software/hardware interface, design and implement an embedded fault-tolerant control system and implement from scratch an environment in SystemC for functional verification. Moreover, the ASIC synthesis is applied on the VHDL code to fabricate a test chip to validate the circuit. A new approach for rapid prototyping of digital systems is in development at several universities, including École Polytechnique de Montréal, through the “DreamWaferTM” project. The goal of this new system is to interconnect all the digital pins of a set of discrete chip at the system level by using a reconfigurable network called WaferNet. This interconnection network is deployed over the active surface of a whole wafer. This wafer scale integrated system called WaferIC aims at implementing a form of reconfigurable PCB that is able to reconnect the digital pins of discrete chips at will. User’s ICs deposited on the active surface of the wafer are detected by an array of tiny reconfigurable “NanoPads” that can redirect the signals in the WaferIC’s internal network or feed the user’s IC pins with data and power. The specific contribution of this master project consists of designing a fault-tolerant system to test and configure the WaferIC, to implement a verification environment coded in a mixed language SystemC/VHDL. This environment implements a software/hardware interface for the WaferIC and the design of a new test and diagnosis methodology for the reconfigurable network. Fault tolerance is an important issue for this class of circuit for economic reasons, and to reach the quality required for this application

Stratégie de parallélisation hybride MPI/OPENMP pour EF, un programme d'analyse par éléments spectraux spécialisé pour la mécanique des fluides

RÉSUMÉ Le programme d’analyse par éléments spectraux, EF, est développé au sein de Polytechnique Montréal afin de résoudre des problèmes de dynamique des fluides et de transfert de chaleur. Bénéficiant actuellement d’une parallélisation multi-threads avec l’interface OpenMP, il est optimisé pour le calcul sur des architectures à mémoire partagée uniquement. Typiquement, ces derniers sont munis de processeurs ayant tout au plus quelques dizaines de coeurs. Ce facteur devient limitant pour la réalisation de simulations d’envergure, notamment pour des domaines tridimensionnels. Ce mémoire présente une stratégie de parallélisation hybride MPI/OMP adaptée aux structures de données d’EF, afin de porter le programme sur des environnements à mémoire distribuée disposant de ressources significativement plus grandes. La méthode implémentée utilise également un troisième niveau de parallélisme avec l’ajout d’instructions SIMD. Typiquement, ce dernier permet d’accélérer la phase d’assemblage par un facteur entre 2 et 4. La résolution du système linéaire repose sur l’usage de solveurs directs distribués afin de conserver la robustesse du programme. Les solveurs CPardiso et Mumps sont alors incorporés au programme et leurs performances ont été évaluées sur un problème de diffusion thermique simple. Pour les deux solveurs, les besoins en mémoire sont redistribués équitablement et permettent donc de traîter des problèmes dont la taille excède la capacité maximale d’un seul noeud de calcul. En terme de temps d’exécution, CPardiso offre une certaine accélération pour la phase d’analyse et de factorisation mais aucun gain n’est observé lors de la résolution. Pour Mumps, des mesures préliminaires suggèrent des accélérations plus significatives, même pour la phase de résolution. Toutefois, plus de tests devront être effectués avant de se prononcer définitivement sur ce solveur.----------ABSTRACT EF is a spectral elements analysis software developped by Polytechnique Montréal to solve problems mainly related to fluid dynamics and thermal diffusion. Currently parallelized with OpenMP interface, the software is optimized for shared memory architectures with typically a few dozen cores. This limits the performance for analysis of large scale simulations, particularly for three dimensional domains. This work develops a MPI/OMP hybrid parallelization strategy customized for EF’s data structures in order to run the program on significantly larger resources with distributed memory architectures. OpenMP SIMD constructs are also used in the matrix assembling phase as a third level of parallelization. Typical result shows a speed-up factor between 2 and 4. This strategy uses distributed solvers based on direct methods to maintain the software’s reliability. Cluster Pardiso and Mumps solvers are integrated and their performances evaluated using simple thermal diffusion problem. For both solvers, results show that memory is equitably distributed within each process. Therefore, they are useful for the treatment of large scale problems. Concerning execution time of CPardiso, the analysis phase as well as factorization benefit from hybrid parallelization but no gain is obtained with this method in the solving phase. With Mumps, preliminary results suggest more important speed-ups. However, it has not been tested on large scale problems yet

Assemblage adaptatif de génomes et de méta-génomes par passage de messages

De manière générale, les procédés et processus produisent maintenant plus de données qu’un humain peut en assimiler. Les grosses données (Big Data), lorsque bien analysées, augmentent la compréhension des processus qui sont opérationnels à l’intérieur de systèmes et, en conséquence, encouragent leur amélioration. Analyser les séquences de l’acide désoxyribonucléique (ADN) permet de mieux comprendre les êtres vivants, en exploitant par exemple la biologie des systèmes. Les séquenceurs d’ADN à haut débit sont des instruments massivement parallèles et produisent beaucoup de données. Les infrastructures informatiques, comme les superordinateurs ou l’informatique infonuagique, sont aussi massivement parallèles de par leur nature distribuée. Par contre, les ordinateurs ne comprennent ni le français, ni l’anglais – il faut les programmer. Les systèmes logiciels pour analyser les données génomiques avec des superordinateurs doivent être aussi massivement parallèles. L’interface de passage de messages permet de créer de tels logiciels et une conception granulaire permet d’entrelacer la communication et le calcul à l’intérieur des processus d’un système de calcul. De tels systèmes produisent des résultats rapidement à partir de données. Ici, les logiciels RayPlatform, Ray (incluant les flux de travail appelé Ray Meta et Ray Communities) et Ray Cloud Browser sont présentés. L’application principale de cette famille de produits est l’assemblage et le profilage adaptatifs de génomes par passage de messages.Generally speaking, current processes – industrial, for direct-to-consumers, or researchrelated – yield far more data than humans can manage. Big Data is a trend of its own and concerns itself with the betterment of humankind through better understanding of processes and systems. To achieve that end, the mean is to leverage massive amounts of big data in order to better comprehend what they contain, mean, and imply. DNA sequencing is such a process and contributes to the discovery of knowledge in genetics and other fields. DNA sequencing instruments are parallel objects and output unprecedented volumes of data. Computer infrastructures, cloud and other means of computation open the door to the analysis of data stated above. However, they need to be programmed for they are not acquainted with natural languages. Massively parallel software must match the parallelism of supercomputers and other distributed computing systems before attempting to decipher big data. Message passing – and the message passing interface – allows one to create such tools, and a granular design of blueprints consolidate production of results. Herein, a line of products that includes RayPlatform, Ray (which includes workflows called Ray Meta and Ray Communities for metagenomics) and Ray Cloud Browser are presented. Its main application is scalable (adaptive) assembly and profiling of genomes using message passing