Implementation of a 2-D 8x8 IDCT on the Reconfigurable Montium Core

This paper describes the mapping of a two-dimensional inverse discrete cosine transform (2-D IDCT) onto a wordlevel reconfigurable Montium Processor. This shows that the IDCT is mapped onto the Montium tile processor (TP) with reasonable effort and presents performance numbers in terms of energy consumption, speed and silicon costs. The Montium results are compared with the IDCT implementation on three other architectures: TI DSP, ASIC and ARM

Arquitectura de decoficador de video orientada al bajo consumo para acompañantes móviles digitales

Este artículo, expone la implementación de un sistema de decompresión de video digital orientado al bajo consumo consumo de potencia para dispositivos móviles, el cual cumple con el perfil simple del estándar H.263 y ha sido sintetizado en un dispositivo lógico programable (FPGA). Se implementan cuatro diferentes tipos de arquitecturas del módulo 2D-IDCT para lograr una reducción del consumo de potencia dinámica en el decodificador. Las técnicas de bajo consumo usadas consisten en la reducción de tamaño de bits en las MAC (multiplicadores de baja precisión), omisión de bloques nulos y la reducción de conmutación en memoria, con las cuales se logra reducciones hasta del 70% en el consumo de la 2D-IDCT y de hasta un 74% en el decodificador de video H.263

Dynamisch und partiell rekonfigurierbare Hardwarearchitektur mit adaptivem hardwaregestützten Routing zur Laufzeit

Die Vorliegende Arbeit befasst sich mit der Entwicklung einer rekonfigurierbaren Hardwarearchitektur für dynamische Funktionsmuster. Hierbei war die Zielsetzung neue und bestehende adaptive Konzepte in einer neuen Hardwarearchitektur, der HoneyComb-Architektur, zu vereinen und die Machbarkeit zu präsentieren. Zu den neuen Features dieser Architektur gehören Multikontextfähigkeiten, multigranulare Datentypen, programmierbare Ein-/Ausgabelogik und adaptives Routing zur Laufzeit

Implementation of a 2-D 8x8 IDCT on the Reconfigurable Montium Core

ABSTRACT This paper describes the mapping of a two-dimensional inverse discrete cosine transform (2-D IDCT) onto a wordlevel reconfigurable Montium R processor. This shows that the IDCT is mapped onto the Montium tile processor (TP) with reasonable effort and presents performance numbers in terms of energy consumption, speed and silicon costs. The Montium results are compared with the IDCT implementation on three other architectures: TI DSP, ASIC and ARM

IMPLEMENTATION OF A 2-D 8X8 IDCT ON THE RECONFIGURABLE MONTIUM CORE

This paper describes the mapping of a two-dimensional inverse discrete cosine transform (2-D IDCT) onto a wordlevel reconfigurable Montium R ○ processor. This shows that the IDCT is mapped onto the Montium tile processor (TP) with reasonable effort and presents performance numbers in terms of energy consumption, speed and silicon costs. The Montium results are compared with the IDCT implementation on three other architectures: TI DSP, ASIC and ARM