Power-efficient current-mode analog circuits for highly integrated ultra low power wireless transceivers

In this thesis, current-mode low-voltage and low-power techniques have been applied to implement novel analog circuits for zero-IF receiver backend design, focusing on amplification, filtering and detection stages. The structure of the thesis follows a bottom-up scheme: basic techniques at device level for low voltage low power operation are proposed in the first place, followed by novel circuit topologies at cell level, and finally the achievement of new designs at system level. At device level the main contribution of this work is the employment of Floating-Gate (FG) and Quasi-Floating-Gate (QFG) transistors in order to reduce the power consumption. New current-mode basic topologies are proposed at cell level: current mirrors and current conveyors. Different topologies for low-power or high performance operation are shown, being these circuits the base for the system level designs. At system level, novel current-mode amplification, filtering and detection stages using the former mentioned basic cells are proposed. The presented current-mode filter makes use of companding techniques to achieve high dynamic range and very low power consumption with for a very wide tuning range. The amplification stage avoids gain bandwidth product achieving a constant bandwidth for different gain configurations using a non-linear active feedback network, which also makes possible to tune the bandwidth. Finally, the proposed current zero-crossing detector represents a very power efficient mixed signal detector for phase modulations. All these designs contribute to the design of very low power compact Zero-IF wireless receivers. The proposed circuits have been fabricated using a 0.5μm double-poly n-well CMOS technology, and the corresponding measurement results are provided and analyzed to validate their operation. On top of that, theoretical analysis has been done to fully explore the potential of the resulting circuits and systems in the scenario of low-power low-voltage applications.Programa Oficial de Doctorado en Tecnologías de las Comunicaciones (RD 1393/2007)Komunikazioen Teknologietako Doktoretza Programa Ofiziala (ED 1393/2007

Realization of Integrable Low- Voltage Companding Filters for Portable System Applications

Undoubtedly, today’s integrated electronic systems owe their remarkable performance primarily to the rapid advancements of digital technology since 1970s. The various important advantages of digital circuits are: its abstraction from the physical details of the actual circuit implementation, its comparative insensitiveness to variations in the manufacturing process, and the operating conditions besides allowing functional complexity that would not be possible using analog technology. As a result, digital circuits usually offer a more robust behaviour than their analog counterparts, though often with area, power and speed drawbacks. Due to these and other benefits, analog functionality has increasingly been replaced by digital implementations. In spite of the advantages discussed above, analog components are far from obsolete and continue to be key components of modern electronic systems. There is a definite trend toward persistent and ubiquitous use of analog electronic circuits in day-to-day life. Portable electronic gadgets, wireless communications and the widespread application of RF tags are just a few examples of contemporary developments. While all of these electronic systems are based on digital circuitry, they heavily rely on analog components as interfaces to the real world. In fact, many modern designs combine powerful digital systems and complementary analog components on a single chip for cost and reliability reasons. Unfortunately, the design of such systems-on-chip (SOC) suffers from the vastly different design styles of analog and digital components. While mature synthesis tools are readily available for digital designs, there is hardly any such support for analog designers apart from wellestablished PSPICE-like circuit simulators. Consequently, though the analog part usually occupies only a small fraction of the entire die area of an SOC, but its design often constitutes a major bottleneck within the entire development process. Integrated continuous-time active filters are the class of continuous-time or analog circuits which are used in various applications like channel selection in radios, anti-aliasing before sampling, and hearing aids etc. One of the figures of merit of a filter is the dynamic range; this is the ratio of the largest to the smallest signal that can be applied at the input of the filter while maintaining certain specified performance. The dynamic range required in the filter varies with the application and is decided by the variation in strength of the desired signal as well as that of unwanted signals that are to be rejected by the filter. It is well known that the power dissipation and the capacitor area of an integrated active filter increases in proportion to its dynamic range. This situation is incompatible with the needs of integrated systems, especially battery operated ones. In addition to this fundamental dependence of power dissipation on dynamic range, the design of integrated active filters is further complicated by the reduction of supply voltage of integrated circuits imposed by the scaling down of technologies to attain twin objective of higher speed and lower power consumption in digital circuits. The reduction in power consumption with decreasing supply voltage does not apply to analog circuits. In fact, considerable innovation is required with a reduced supply voltage even to avoid increasing power consumption for a given signal to noise ratio (S/N). These aspects pose a great hurdle to the active filter designer. A technique which has attracted the attention of circuit designers as a possible route to filters with higher dynamic range per unit power consumption is “companding”. Companding (compression-expansion) filters are a very promising subclass of continuous-time analog filters, where the input (linear) signal is initially compressed before it will be handled by the core (non-linear) system. In order to preserve the linear operation of the whole system, the non-linear signal produced by the core system is converted back to a linear output signal by employing an appropriate output stage. The required compression and expansion operations are performed by employing bipolar transistors in active region or MOS transistors in weak inversion; the systems thus derived are known as logarithmic-domain (logdomain) systems. In case MOS transistors operated in saturation region are employed, the derived structures are known as Square-root domain systems. Finally, the third class of companding filters can also be obtained by employing bipolar transistors in active region or MOS transistors in weak inversion; the derived systems are known as Sinh-domain systems. During the last several years, a significant research effort has been already carried out in the area of companding circuits. This is due to the fact that their main advantages are the capability for operation in low-voltage environment and large dynamic range originated from their companding nature, electronic tunability of the frequency characteristics, absence of resistors and the potential for operations in varied frequency regions.Thus, it is obvious that companding filters can be employed for implementing high-performance analog signal processing in diverse frequency ranges. For example, companding filters could be used for realizing subsystems in: xDSL modems, disk drive read channels, biomedical electronics, Bluetooth/ZigBee applications, phaselocked loops, FM stereo demodulator, touch-tone telephone tone decoder and crossover network used in a three-way high-fidelity loudspeaker etc. A number of design methods for companding filters and their building blocks have been introduced in the literature. Most of the proposed filter structures operate either above 1.5V or under symmetrical (1.5V) power supplies. According to data that provides information about the near future of semiconductor technology, International Technology Roadmap for Semiconductors (ITRS), in 2013, the supply voltage of digital circuits in 32 nm technology will be 0.5 V. Therefore, the trend for the implementation of analog integrated circuits is the usage of low-voltage building blocks that use a single 0.5-1.5V power supply. Therefore, the present investigation was primarily concerned with the study and design of low voltage and low power Companding filters. The work includes the study about: the building blocks required in implementing low voltage and low power Companding filters; the techniques used to realize low voltage and low power Companding filters and their various areas of application. Various novel low voltage and low power Companding filter designs have been developed and studied for their characteristics to be applied in a particular portable area of application. The developed designs include the N-th order universal Companding filter designs, which have been reported first time in the open literature. Further, an endeavor has been made to design Companding filters with orthogonal tuning of performance parameters so that the designs can be simultaneously used for various features. The salient features of each of the developed circuit are described. Electronic tunability is one of the major features of all of the designs. Use of grounded capacitors and resistorless designs in all the cases makes the designs suitable for IC technology. All the designs operate in a low-voltage and low-power environment essential for portable system applications. Unless specified otherwise, all the investigations on these designs are based on the PSPICE simulations using model parameters of the NR100N bipolar transistors and BSIM 0.35μm/TSMC 0.25μm /TSMC 0.18μm CMOS process MOS transistors. The performance of each circuit has been validated by comparing the characteristics obtained using simulation with the results present in the open literature. The proposed designs could not be realized in silicon due to non-availability of foundry facility at the place of study. An effort has already been started to realize some of the designs in silicon and check their applicability in practical circuits. At the basic level, one of the proposed Companding filter designs was implemented using the commercially available transistor array ICs (LM3046N) and was found to verify the theoretical predictions obtained from the simulation results

Analysis of Current Conveyor based Switched Capacitor Circuits for Application in ∆Σ Modulators

The reduction in supply voltage, loss of dynamic range and increased noise prevent the analog circuits from taking advantage of advanced technologies. Therefore the trend is to move all signal processing tasks to digital domain where advantages of technology scaling can be used. Due to this, there exists a need for data converters with large signal bandwidths, higher speeds and greater dynamic range to act as an interface between real world analog and digital signals. The Delta Sigma (∆Σ) modulator is a data converter that makes use of large sampling rates and noise shaping techniques to achieve high resolution in the band of interest. The modulator consists of analog integrators and comparators which create a modulated digital bit stream whose average represents the input value. Due to their simplicity, they are popular in narrow band receivers, medical and sensor applications. However Operational Amplifiers (Op-Amps) or Operational Transconductance Amplifiers (OTAs), which are commonly used in data converters, present a bottleneck. Due to low supply voltages, designers rely on folded cascode, multistage cascade and bulk driven topologies for their designs. Although the two stage or multistage cascade topologies offer good gain and bandwidth, they suffer from stability problems due to multiple stages and feedback requiring large compensation capacitors. Therefore other low voltage Switched-Capacitor (SC) circuit techniques were developed to overcome these problems, based on inverters, comparators and unity gain buffers. In this thesis we present an alternative approach to design of ∆Σ modulators using Second Generation Current Conveyors (CCIIs). The important feature of these modulators is the replacement of the traditional Op-Amp based SC integrators with CCII based SC integrators. The main design issues such as the effect of the non-idealities in the CCIIs are considered in the operation of SC circuits and solutions are proposed to cancel them. Design tradeoffs and guidelines for various components of the circuit are presented through analysis of existing and the proposed SC circuits. A two step adaptive calibration technique is presented which uses few additional components to measure the integrator input output characteristic and linearize it for providing optimum performance over a wide range of sampling frequencies while maintaining low power and area. The presented CCII integrator and calibration circuit are used in the design of a 4th order (2-2 cascade) ∆Σ modulator which has been fabricated in UMC 90nm/1V technology through Europractice. Experimental values for Signal to Noise+Distortion Ratio (SNDR), Dynamic Range (DR) and Figure Of Merit (FOM) show that the modulator can compete with state of art reconfigurable Discrete-Time (DT) architectures while using lower gain stages and less design complexity

CMOS current amplifiers : speed versus nonlinearity

This work deals with analogue integrated circuit design using various types of current-mode amplifiers. These circuits are analysed and realised using modern CMOS integration technologies. The dynamic nonlinearities of these circuits are discussed in detail as in the literature only linear nonidealities and static nonlinearities are conventionally considered. For the most important open-loop current-mode amplifier, the second-generation current-conveyor (CCII), a macromodel is derived that, unlike other reported macromodels, can accurately predict the common-mode behaviour in differential applications. Similarly, this model is used to describe the nonidealities of several other current-mode amplifiers because similar circuit structures are common in such amplifiers. With modern low-voltage CMOS-technologies, the current-mode operational amplifier and the high-gain current-conveyor (CCII∞) perform better than open-loop current-amplifiers. Similarly, unlike with conventional voltage-mode operational amplifiers, the large-signal settling behaviour of these two amplifier types does not degrade as CMOS-processes are scaled down. In this work, two 1 MHz 3rd -order low-pass continuous-time filters are realised with a 1.2 μm CMOS-process. These filters use a differential CCII∞ with linearised, dynamically biased output stages resulting in performance superior to most OTA-C filter realisations reported. Similarly, two logarithmic amplifier chips are designed and fabricated. The first circuit, implemented with a 1.2 μm BiCMOS-process, uses again a CCII∞. This circuit uses a pn-junction as a logarithmic feedback element. With a CCII∞ the constant gain-bandwidth product, typical of voltage-mode operational amplifiers, is avoided resulting in a constant 1 MHz bandwidth with a 60 dB signal amplitude range. The second current-mode logarithmic amplifier, based on piece-wise linear approximation of the logarithmic function by a cascade of limiting current amplifier stages, is realised in a standard 1.2 μm CMOS-process. The limiting level in these current amplifiers is less sensitive to process variation than in limiting voltage amplifiers resulting in exceptionally low temperature dependency of the logarithmic output signal. Additionally, along with this logarithmic amplifier a new current peak detectoris developed.reviewe

High gain and bandwidth current-mode amplifiers : study and implementation

Doutoramento em Engenharia ElectrotécnicaEsta tese aborda o problema do projecto de amplificadores com grandes produtos de ganho por largura de banda. A aplicação final considerada consistiu no projecto de amplificadores adequados à recepção de sinais ópticos em sistemas de transmissão ópticos usando o espaço livre. Neste tipo de sistemas as maiores limitações de ganho e largura de banda surgem nos circuitos de entrada. O uso de detectores ópticos com grande área fotosensível é uma necessidade comum neste tipo de sistemas. Estes detectores apresentam grandes capacidades intrínsecas, o que em conjunto com a impedância de entrada apresentada pelo amplificador estabelece sérias restrições no produto do ganho pela largura de banda. As técnicas mais tradicionais para combater este problema recorrem ao uso de amplificadores com retroacção baseados em configurações de transimpedância. Estes amplificadores apresentam baixas impedâncias de entrada devido à acção da retroacção. Contudo, os amplificadores de transimpedância também apresentam uma relação directa entre o ganho e a impedância de entrada. Logo, diminuir a impedância de entrada implica diminuir o ganho. Esta tese propõe duas técnicas novas para combater os problemas referidos. A primeira técnica tem por base uma propriedade fundamental dos amplificadores com retroacção. Em geral, todos os circuitos electrónicos têm tempos de atraso associados, os amplificadores com retroacção não são uma excepção a esta regra. Os tempos de atraso são em geral reconhecidos como elementos instabilizadores neste tipos da amplificadores. Contudo, se usados judiciosamente, este tempos de atraso podem ser explorados como uma forma da aumentar a largura de banda em amplificadores com retroacção. Com base nestas ideias, esta tese apresenta o conceito geral de reatroacção com atraso, como um método de optimização de largura de banda em amplificadores com retroacção. O segundo método baseia-se na destruição da dualidade entre ganho e impedância de entrada existente nos amplificadores de transimpedância. O conceito de adaptação activa em modo de corrente é neste sentido uma forma adequada para separar o detector óptico da entrada do amplificador. De acordo com este conceito, emprega-se um elemento de adaptação em modo de corrente para isolar o detector óptico da entrada do amplificador. Desta forma as tradicionais limitações de ganho e largura de banda podem ser tratadas em separado. Esta tese defende o uso destas técnicas no desenho de amplificadores de transimpedância para sistemas de recepção de sinais ópticos em espaço livre.This thesis addresses the problem of achieving high gain-bandwidth products in amplifiers. The adopted framework consisted on the design of a free-space optical (FSO) front end amplifier able to amplify very small optical signals over large frequency bandwidths. The major gain-bandwidth limitations in FSO front end amplifiers arise due to the input circuitry. Usually, it is necessary to have large area optical detectors in order to maximize signal reception. These detectors have large intrinsic capacitances, which together with the amplifier input impedance poses a severe restriction on the gain-bandwidth product. Traditional techniques to combat this gain-bandwidth limitation resort to feedback amplifiers consisting on transimpedance configurations. These amplifiers have small input impedances due to the feedback action. Nevertheless, transimpedance amplifiers have a direct relation between gain and input impedance. Thus reducing the input impedance usually implies reducing the gain. This thesis advances two new methods suitable to combat the above mentioned problems. The first method is based on a fundamental property of feedback amplifiers. In general, all electronic circuits have associated time delays, and feedback amplifiers are not an exception to this rule. Time delays in feedback amplifiers have been recognized as destabilizing elements. Nevertheless, when used with appropriate care, these delays can be exploited as bandwidth enhancement elements. Based on these ideas, this thesis presents the general concept of delayed feedback, as a bandwidth optimization method suitable for feedback amplifiers. The second method is based on the idea of destroying the impedance-gain duality in transimpedance amplifiers. The concept of active current matching is in this sense a suitable method to detach the optical detector from the transimpedance amplifier input. According to this concept, a current matching device (CMD) is used to convey the signal current sensed by the optical detector, to the amplifier’s input. Using this concept the traditional gainbandwidth limitations can be treated in a separate fashion. This thesis advocates the usage of these techniques for the design of transimpedance amplifiers suited for FSO receiving systems

Tunable Window Comparator Applications In Current-mode Circuits

Tez (Yüksek Lisans) -- İstanbul Teknik Üniversitesi, Fen Bilimleri Enstitüsü, 2014Thesis (M.Sc.) -- İstanbul Technical University, Instıtute of Science and Technology, 2014Hazırlanmış olan bu tezde akım-modlu devrelerde zaman gecikmesi problemi ele alınmıştır. Üzerinde durmuş olduğumuz bu konu, biz Elektronik Mühendisleri için çok önemlidir. Öncelikli olarak detaylı bir literatür çalışması yapılmıştır. Bu sayede yapılan çalışmalardaki eksikler belirlenerek, çalışmalarımıza yön verilmiştir. Zaman gecikmesi hesapları ilk olarak 1964 yılında Burns tarafından gerilim-modlu devrelerde yapılmıştır. Devamında yapılan çalışmalarda ise gerilim-modlu devrelerle ilgili pek çok çalışma yapılmıştır. Ancak modern entegrasyon teknolojisinin yüksek hız, düşük güç tüketimi ve düşük güç kaynağı gibi ihtiyaçları artttığından akım modlu devrelerle ilgili çalışmalar önem kazanmıştır. Literatür araştırmasının gösterdiği gibi akım-modlu devrelerin, gerilim-modlu devrelerle kıyaslandığında hız, bantgenişliği, duyarlılık gibi pek çok avantajı vardır. Tüm bu ihtiyaçlar ışığında akım-modlu devrelerde zaman gecikmesi hesaplanması büyük önem kazanmaktadr. Belirtmek gerekirse, bu çalışma akım-modlu devrelerle yapılan çok az uygulamalardan biridir. Yapılan birkaç çalışmadan kısaca bahsedilmiş ve bizim çalışmamız yanındaki eksikleri de belirtilmiştir. Birincil amacımız akım-modlu devrelerde zaman gecikmesini hesaplamak ve sonrasında elde edilen değerlerin benzetim ve test devresi ile sağlamasını yapmaktır. İkincil amacımız ise elde edilen formülleri kullanılarak ring osilatör uygulaması geliştirmektir. Bu tezdeki temel amaç, akım-modlu bir devrede zaman gecikmesini hesaplayan basit bir formül elde etmektir. Zaman gecikmesi hesabı iki aşamadan oluşmaktadır. Birinci aşama, eşdeğer devre modeli tasarlamak ve sonrasında elde edilen eşdeğer devre modelinin analizini yapmaktır. Bunun için iki tane PMOS içeren basit akım aynasıyla oluşmuş bir devre seçildi ve gecikme tahmini yapabilmek için eşdeğer devre modeli geliştirilmiştir. Kirchhoff akım yasası ile elde edilen denklemden yola çıkarak akım değerinin %50’ye çıktığı andaki zaman elde edilmeye çalışılmıştır. Çünkü zaman gecikme problemlerinde giriş-çıkış akımlarının yarıya yükseldiği ya da düştüğü andaki fark zaman gecikmesini vermektedir. Ortalama gecikmeyi hesaplamak için ise düştüğü ve yükseldiği kenardaki gecikmelerin ortalaması alınarak bulunabilir. Bu bilgiler ışığında basit akım aynasından oluşan iki PMOS transistörlü devrenin zaman gecikmesi için çok basit bir denklem elde edilmiştir. Öncelikli olarak çıkış direnci eklenmeden yapılan bu hesaplar aynı şekilde çıkış direnci eklenerek de tekrarlanmıştır. Elde edilen formül çıkış direnci eklenmemiş hali kadar basit değildir. Ancak iki formülün de doğruluğunu görmek için, çıkış direnci sonsuz alınarak denklem çözülmüştür. Bu formüller benzer yapıdaki pek çok akım-modlu devreye uyum sağlamaktadır. Formüllerden görülebileceği gibi gecikmeyi yaratan en büyük etken parazitik kapasitelerdir. Bu kapasitelerin değerini düşürmek, gecikmeyi büyük ölçüde düşürecektir. Tezin diğer bir amacı ise, önerilen formülleri bir uygulamada kullanmaktır. 2009 yılında TÜBİTAK projesi olarak tasarlanan ve gerçeklenen DU-TCC1209 CMOS çekirdek devresi kullanılarak hesaplamaların doğruluğu gösterilmiştir. Kullanılan bu devre iki eşik devresi ve bir fark devresinden oluşmaktadır. Akım aynaları kullanılarak da kontrol akımları eşik devrelere aktarılmıştır. Giriş akımı Iin , I1 ve I2 akımlarının arasında bir değerde ise çıkış akımı Iout ise IH kontrol akımı kadardır. Diğer durumlarda ise çıkış akımı sıfırı göstermektedir. Kontrol akımları sayesinde ayarlanabilme özelliğine sahip bu devre pek çok uygulama için kullanılabilir. Kullanılan çekirdek devrede, birinci düğüm için önerilen denklem kullanılarak zaman gecikme hesapları yapılmıştır. Formülden de görülebileceği gibi eşdeğer kapasitenin hesaplanması gerekmektedir. Bir MOS devredeki parazitik kapasiteler, transistorun çalışma aralığına göre değişiklik göstermektedir. Devredeki transistorların doymada çalıştığı düşünülerek hesaplamalar yapılmıştır. Transistor doymada çalıştığında ise Cgs ve Cdb kapasiteleri ile overlap kapasiteleri hesaba katılmıştır. Kapasitelerin hesaplanmasında kullanılan değerler SPICE modelinden alınmıştır. Birinci düğüm için eş değer kapasite hesaplanarak çıkış direnci yokken ve varken zaman gecikmesi hesaplanmıştır. Elde edilen değerlerden görülebileceği gibi çıkış direnci eklendiğinde gecikmede %10’luk bir artış olmuştur. Zaman gecikmesi ile ilgili hesaplamalar yapılırken karmaşık denklemleri çözmek için Wolfram Mathematica programı kullanılmıştır. Yine de elde edilen formülleri daha iyi açıklamak için Ek-C’de matematiksel ifadeler detaylı olarak verilmiştir. Çekirdek devrenin tamamının zaman gecikmesini hesaplayabilmek için girişten çıkışa olan katların hesaplarının ayrı ayrı yapılabilmesi gerekmektedir. Node 3 olarak kullandığımız ikinci farklı tipteki devre yapısı için benzer gecikme formülü elde edilmiştir. Yine parazitik kapasitelere bağlı basit bir denklem bulunmuştur. Üçüncü farklı tipteki devremiz ise Node 5 olarak belirtilen düğümdür. Her üç düğüm için bulunan formüllerden de anlaşılacağı gibi parazitik kapasite değerlerini düşürmek zaman gecikmesinin düşmesindeki en büyük etkendir. Tüm hesaplamaların yapılmasıyla çekirdek devrenin toplam gecikmesi hesaplanabilir. Devrenin girişinden çıkışına bakıldığında birinci ve ikinci düğüm için t1, üçüncü düğüm için t2, dördüncü düğüm için transistor boyutları üçüncü düğümdekinin dörtte biri olduğu için 0.25t2 ve beşinci düğüm için t3, toplam gecikme ise bu beş düğümün art arda bağlı olduğu için toplanmasıyla bulunur. Teorik analizi doğrulamak için SPICE benzetim programı kullanılmıştır. 0.35µm TSMC CMOS teknoloji parametreleri ile simülasyonlar gerçekleştirilmiştir. Her üç düğüm için ayrı ayrı hesaplar yapıldığı gibi simülasyonlar da yapılmıştır. Ayrıca birinci düğüm için yapılan bir analiz giriş akımı arttıkça, zaman gecikmesinin azaldığını da göstermektedir. Çekirdek devrenin tamamı için de simülasyon yapıldığında, hesaplamalarla elde edilen değerlerin büyük ölçüde birbirini doğruladığı gözlenmiştir. Teorik hesapların yanında simülasyon sonuçları ile de sağlaması yapılan bu çalışmada son aşama ise laboratuvarda deneysel olarak test edilmesidir. Öncelikli olarak iki PMOS’dan oluşan devre CD4007 kullanılarak test edilmiştir. Ardından DU-TCC1209 CMOS kullanılarak tüm çekirdek devrede test edilmiştir. Burada elde edilen değer teorik ve simüle edilen değerlerle büyük oranda benzerlik sağlamış olsa da ölçüm ucu kapasitelerinden ve parazitik etkilerden kaynaklı olarak iki katı bir fark görülmüştür. Laboratuvar ortamını iyileştirebilmek aradaki farkı azaltacaktır. Tek bir çekirdek hücrenin tüm analizi yapıldıktan sonra, bu yapı ring osilatör uygulamasını önermek için kullanılmıştır. Ard arda iki tane çekirdek devrenin bağlanmasıyla basit bir ring osilatör oluşturulmuştur. Öncelikli olarak teorik analizi yapılan devrenin daha sonra simülasyon sonuçları ile karşılaştırılması yapılmıştır. Osilasyon frekansı teorik olarak hesaplandığı gibi yapılan benzetimlerle üç ayrı değerlerle test edilmiştir. Kontrol akım değerlerinin artmasıyla osilasyon frekansının da arttığı görülmüştür. Üçüncü aşamamız ise DU-TCC1209 CMOS çekirdek devresi kullanarak laboratuvar ortamında testini sağlamaktır. Ancak bu şekilde ard arda bağlanmasıyla zaman gecikmesi arttığından osilasyon frekansı da düşmektedir. Benzer şekilde dört çekirdek devrenin peş peşe bağlanmasıyla dört bloklu ring osilatör devre yapısı önerilmiştir. İhtiyaç duyulan osilasyon frekansına göre iki ya da dört bloklu ring osilatör devresi kullanılabilir. Yapılan çalışmayı genel olarak değerlendirmek gerekirse, elde edilen basit formüller akım-modlu pek çok devreye uyarlanabilir ve böylece hesaplamalar sayesinde gecikme minimum düzeye ingirgenebilir. Önerilen ring osilatör yapısı da çeşitli ihtiyaçlara göre kullanılabilir. Hesaplanan, simüle edilen ve ölçülen gecikmeler birbirine çok yakın değerler vermiştir. Ölçüm sonuçlarının elde edilen değerlerin iki katı kadar farklı çıkması laboratuvar imkanlarının yetersizliği ve parazitik etkilerden kaynaklanmaktadır. Elde edilen iyi sonuçlar sonraki çalışmalarımıza da ışık tutacaktır. Bu konu ile ilgili yapılabilecek sonraki çalışmalardan bazıları şöyle sıralanabilir: faz dedektörleri, modülatörler, karşılaştırıcılar ve kırpıcı devrelerdir. Bu tezden türetilen bildiri ve yayınlar son bölümde verilmiştir.In this thesis time delay calculations for current-mode circuits are investigated and equivalent circuit models for delay estimation are improved. This is one of the most important problems for us as Electronic Engineers. Many researches are already made for voltage-mode circuits, but our study is one of the few applications for current-mode circuits. During this study, we used the CMOS Core Circuit in DU-TCC1209 which is designed and realized under Project 106E139 supported by the Scientific & Technological Research Council of Turkey (TUBITAK) in 2009 [5]. Primarily, a detailed literature survey was performed. Afterwards, missing in the literature identified and this work has continued on that topic. The first aim was to calculate time delay on current-mode circuits, then crosscheck the obtained results with simulation and bench tests. There are two phases in the calculation of the time delay: first, an equivalent circuit model has to be developed then analyzing the obtained equivalent circuit model, time delay formulae have to be extracted in terms of circuit elements’ parameters. Some complicate calculation is performed with Wolfram Mathematica programme. Then simulations and bench tests have to be performed to confirm the theoretical analysis. To further verify the delay formulation in current-mode circuits, the CMOS Core Circuit in DU-TCC1209 [5] has been simulated, bench-tested and time delay results given for three different nodes. After that with connecting two or four core circuits in a loop and a ring-oscillator circuit is proposed. The time delay of this ring-oscillator circuit is calculated. In the second step, the simulation results using SPICE Simulation Program are given and compared with theoretical ones. Finally, the ring-oscillator circuit is tested experimentally in the laboratory. That, calculated, simulated and measured delays agree quite well can be concluded. This application, which is obtained perfect results, throw light on the further suggestions such as phase detectors, modulators, clippers and comparators. The publications and the presentations on the thesis are given end of the thesis.Yüksek LisansM.Sc