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    Hybrid MOS and Single-Electron Transistor Architectures towards Arithmetic Applications

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    Metal-Oxide-Semiconductor Field-Effect Transistor (MOSFET) and Single-Electron Transistor (SET) hybrid architectures, which combine the merits of both MOSFET and SET, promise to be a practical implementation for nanometer-scale circuit design. In this thesis, we design arithmetic circuits, including adders and multipliers, using SET/MOS hybrid architectures with the goal of reducing circuit area and power dissipation and improving circuit reliability. Thanks to the Coulomb blockade oscillation characteristic of SET, the design of SET/MOS hybrid adders becomes very simple, and requires only a few transistors by using the proposed schemes of multiple-valued logic (MVL), phase modulation, and frequency modulation. The phase and frequency modulation schemes are also utilized for the design of multipliers. Two types of SET/MOS hybrid multipliers are presented in this thesis. One is the binary tree multiplier which adopts conventional tree structures with multi-input counters (or compressors) implemented with the phase modulation scheme. Compared to conventional CMOS tree multipliers, the area and power dissipation of the proposed multiplier are reduced by half. The other is the frequency modulated multiplier following a novel design methodology where the information is processed in the frequency domain. In this context, we explore the implicit frequency properties of SET, including both frequency gain and frequency mixing. The major merits of this type of multiplier include: a) simplicity of circuit structure, and b) high immunity against background charges within SET islands. Background charges are mainly induced by defects or impurities located within the oxide barriers, and cannot be entirely removed by today\u27s technology. Since these random charges deteriorate the circuit reliability, we investigate different circuit solutions, such as feedback structure and frequency modulation, in order to counteract this problem. The feedback represents an error detection and correction mechanism which offsets the background charge effect by applying an appropriate voltage through an additional gate of SET. The frequency modulation, on the other hand, exploits the fact that background charges only shift the phase of Coulomb blockade oscillation without changing its amplitude and periodicity. Therefore, SET/MOS hybrid adders and multipliers using the frequency modulation scheme exhibit the high immunity against these undesired charges

    Recent advance in high manufacturing readiness level and high temperature CMOS mixed-signal integrated circuits on silicon carbide

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    A high manufacturing readiness level silicon carbide (SiC) CMOS technology is presented. The unique process flow enables the monolithic integration of pMOS and nMOS transistors with passive circuit elements capable of operation at temperatures of 300 °C and beyond. Critical to this functionality is the behaviour of the gate dielectric and data for high temperature capacitance–voltage measurements are reported for SiO2/4H-SiC (n and p type) MOS structures. In addition, a summary of the long term reliability for a range of structures including contact chains to both n-type and p-type SiC, as well as simple logic circuits is presented, showing function after 2000 h at 300 °C. Circuit data is also presented for the performance of digital logic devices, a 4 to 1 analogue multiplexer and a configurable timer operating over a wide temperature range. A high temperature micro-oven system has been utilised to enable the high temperature testing and stressing of units assembled in ceramic dual in line packages, including a high temperature small form-factor SiC based bridge leg power module prototype, operated for over 1000 h at 300 °C. The data presented show that SiC CMOS is a key enabling technology in high temperature integrated circuit design. In particular it provides the ability to realise sensor interface circuits capable of operating above 300 °C, accommodate shifts in key parameters enabling deployment in applications including automotive, aerospace and deep well drilling

    Single Electron Devices and Circuit Architectures: Modeling Techniques, Dynamic Characteristics, and Reliability Analysis

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    The Single Electron (SE) technology is an important approach to enabling further feature size reduction and circuit performance improvement. However, new methods are required for device modeling, circuit behavior description, and reliability analysis with this technology due to its unique operation mechanism. In this thesis, a new macro-model of SE turnstile is developed to describe its physical characteristics for large-scale circuit simulation and design. Based on this model, several novel circuit architectures are proposed and implemented to further demonstrate the advantages of SE technique. The dynamic behavior of SE circuits, which is different from their CMOS counterpart, is also investigated using a statistical method. With the unreliable feature of SE devices in mind, a fast and recursive algorithm is developed to evaluate the reliability of SE logic circuits in a more efficient and effective manner

    Scaling silicon-based quantum computing using CMOS technology: State-of-the-art, Challenges and Perspectives

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    Complementary metal-oxide semiconductor (CMOS) technology has radically reshaped the world by taking humanity to the digital age. Cramming more transistors into the same physical space has enabled an exponential increase in computational performance, a strategy that has been recently hampered by the increasing complexity and cost of miniaturization. To continue achieving significant gains in computing performance, new computing paradigms, such as quantum computing, must be developed. However, finding the optimal physical system to process quantum information, and scale it up to the large number of qubits necessary to build a general-purpose quantum computer, remains a significant challenge. Recent breakthroughs in nanodevice engineering have shown that qubits can now be manufactured in a similar fashion to silicon field-effect transistors, opening an opportunity to leverage the know-how of the CMOS industry to address the scaling challenge. In this article, we focus on the analysis of the scaling prospects of quantum computing systems based on CMOS technology.Comment: Comments welcom

    Integrated Circuits/Microchips

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    With the world marching inexorably towards the fourth industrial revolution (IR 4.0), one is now embracing lives with artificial intelligence (AI), the Internet of Things (IoTs), virtual reality (VR) and 5G technology. Wherever we are, whatever we are doing, there are electronic devices that we rely indispensably on. While some of these technologies, such as those fueled with smart, autonomous systems, are seemingly precocious; others have existed for quite a while. These devices range from simple home appliances, entertainment media to complex aeronautical instruments. Clearly, the daily lives of mankind today are interwoven seamlessly with electronics. Surprising as it may seem, the cornerstone that empowers these electronic devices is nothing more than a mere diminutive semiconductor cube block. More colloquially referred to as the Very-Large-Scale-Integration (VLSI) chip or an integrated circuit (IC) chip or simply a microchip, this semiconductor cube block, approximately the size of a grain of rice, is composed of millions to billions of transistors. The transistors are interconnected in such a way that allows electrical circuitries for certain applications to be realized. Some of these chips serve specific permanent applications and are known as Application Specific Integrated Circuits (ASICS); while, others are computing processors which could be programmed for diverse applications. The computer processor, together with its supporting hardware and user interfaces, is known as an embedded system.In this book, a variety of topics related to microchips are extensively illustrated. The topics encompass the physics of the microchip device, as well as its design methods and applications

    Characterization and compact modeling of printed electrolyte-gated thin film transistors and circuits

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    Die Herstellung konventioneller Elektronik ist ein hochkomplexer Prozess, der hohe Kosten erfordert. In diesem Zusammenhang gewinne die gedruckte Elektronik sowohl in der Wissenschaft als auch in der Industrie eine erhöhte Aufmerksamkeit. Der Hauptgrund dafĂŒr ist die Vereinfachung des Herstellungsprozesses durch additive Drucktechnologien wie Inkjet-Druck. Dies hat Vorteile wie die bedarfsgerechte Herstellung und minimaler Materialverbrauch. Außerdem wird eine vielfĂ€ltige Auswahl verschiedener Substratmaterialien ermöglicht. Im Zentrum der Entwicklung von Schaltungen auf Basis gedruckter Elektronik stehen gedruckte Transistoren. In letzter Zeit sind Metalloxidhalbleiter wie Indiumoxid aufgrund ihrer hohen Ladungsbeweglichkeit zu vielversprechenden Materialien fĂŒr die Herstellung gedruckter elektronischer Bauelemente geworden. DarĂŒber hinaus bietet der Elektrolyt-Gate-Ansatz aufgrund der großen Gate-KapazitĂ€t, die durch die elektrischen Doppelschichten bereitgestellt wird, auch die Vorteile, einen Niederspannungsbetrieb im Sub-1 V-Bereich zu erreichen. Dies eröffnet neue Möglichkeiten fĂŒr die Herstellung gedruckter Bauteile und Schaltungen in Nischenanwendungen. Um das Design und die Herstellung von gedruckten Schaltungen zu erleichtern, ist die Entwicklung kompakter Modelle erforderlich. Die meisten existierenden Arbeiten haben sich bisher auf die Untersuchung des statischen Verhaltens von Transistoren konzentriert. Hierbei wird das dynamische und das Rauschverhalten der Bauteile hĂ€ufig vernachlĂ€ssigt. Ziel dieser Arbeit ist es daher, die umfassende Untersuchung der KapazitĂ€ts sowie Rauscheigenschaften Tintenstrahl-gedruckter DĂŒnnschichttransistoren mit einem flĂŒssig-prozessierbaren Feststoffelektrolyten als Isolator (EGT) und einem Indiumoxid-Halbleiter als Kanalmaterial durchzufĂŒhren.. Es werden geeignete ModellierungsansĂ€tze vorgeschlagen, um das elektrische Verhalten genau zu erfassen. Dies ermöglicht eine erweiterte Analyse analoger, digitaler sowie gemischter analog-digitaler Schaltungen. In dieser Arbeit wird die KapazitĂ€t von EGTs mittels spannungsabhĂ€ngiger Impedanzspektroskopie charakterisiert. Intrinsische und extrinsische Effekte werden durch Verwendung von De-Embedding-Teststrukturen getrennt. Des Weiteren wird ein Ersatzschaltbild erstellt, um genaue Simulationen des gemessenen Frequenzgangs der Gate-Impedanz zu ermöglichen. Auf dieser Grundlage zeigt sich, dass Top-Gate EGTs das Potenzial haben, eine Schaltfrequenz im kHz-Bereich zu erreichen, wenn die Materialien und der Druckprozess weiter optimiert werden. DarĂŒber hinaus wird ein Meyer-Ă€hnliches Modell vorgeschlagen, um die KapazitĂ€ts-Spannungs-Eigenschaften der AnschlusskapazitĂ€t genau zu erfassen. Es werden sowohl parasitĂ€re KapazitĂ€ten als auch nicht-quasistatische Effekte berĂŒcksichtigt. Die resultierenden Modelle ermöglichen weitere AC- und transiente Simulationen komplexer Schaltungen in der EGT-Technologie. Im Folgenden werden Untersuchungen zu den Rauscheigenschaften gedruckter EGTs durchgefĂŒhrt. Das Niederfrequenzrauschen wird anhand eines eigens dafĂŒr optimierten Versuchsaufbaus charakterisiert. Durch Untersuchung der gemessenen Rauschspektren im Transistor-Drainstrom bei verschiedenen Gate-Spannungen wurde die LadungstrĂ€gerschwankung mit korrelierter MobilitĂ€tsschwankung als primĂ€rer Rauschmechanismus bestimmt. Auf dieser Grundlage kann das normalisierte Flachband-Spannungsrauschen als Hauptleistungsmetrik berechnet werden, was im Vergleich zu anderen DĂŒnnschichttechnologien, die auf Dielektrika und Halbleitern wie IZO und IGZO basieren, einen erheblich niedrigeren Wert aufweist.. Ein plausibler Grund könnte die große Gate-KapazitĂ€t sein, die durch die elektrische Doppelschicht erzeugt wird. Daher eigenen sich gedruckte EGTs fĂŒr beispielsweise rauscharme Anwendungen in der Sensorik. Abschließend werden verschiedene Schaltungsdesigns vorgeschlagen, die auf EGT-Technologie basieren. Dies beinhaltet grundlegende digitale Schaltungen wie Inverter Strukturen und Ringoszillatoren. Ihre Leistungsmetriken, einschließlich der Gatterlaufzeit und dem Stromverbrauch, werden ausfĂŒhrlich charakterisiert. Des Weiteren wird das erste Design eines gedruckten BrĂŒckengleichrichters unter Verwendung von EGTs mit eine nahe-null-Volt-Schwellspannung in einer Dioden-Konfiguration vorgestellt. Der vorgestellte Gleichrichter ist in der Lage, Eingangsspannungen mit kleiner Amplitude von circa 100 mV effektiv zu verarbeiten. Dies ist besonders im Anwendungsbereich des Energy-Harvestings von Interesse. ZusĂ€tzlich werden die zuvor etablierten KapazitĂ€tsmodelle auf diesen Schaltungen verifiziert. Ein Vergleich der Simulations- und Messdaten zeigt deren sehr gute Übereinstimmung und verifiziert die entwickelten KapazitĂ€tsmodelle

    Double-gate single electron transistor : modeling, design & evaluation of logic architectures

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    Dans les annĂ©es Ă  venir, l'industrie de la microĂ©lectronique doit dĂ©velopper de nouvelles filiĂšres technologiques qui pourront devenir des successeurs ou des complĂ©ments de la technologie CMOS ultime. Parmi ces technologies Ă©mergentes relevant du domaine « Beyond CMOS », ce travail de recherche porte sur les transistors mono-Ă©lectroniques (SET) dont le fonctionnement est basĂ© sur la quantification de la charge Ă©lectrique, le transport quantique et la rĂ©pulsion Coulombienne. Les SETs doivent ĂȘtre Ă©tudiĂ©s Ă  trois niveaux : composants, circuits et systĂšme. Ces nouveaux composants, utilisent Ă  leur profit le phĂ©nomĂšne dit de blocage de Coulomb permettant le transit des Ă©lectrons de maniĂšre sĂ©quentielle, afin de contrĂŽler trĂšs prĂ©cisĂ©ment le courant vĂ©hiculĂ©. En effet, l'Ă©mergence du caractĂšre granulaire de la charge Ă©lectrique dans le transport des Ă©lectrons par effet tunnel, permet d'envisager la rĂ©alisation de remplaçants potentiels des transistors ou de cellules mĂ©moire Ă  haute densitĂ© d'intĂ©gration, basse consommation. L'objectif principal de ce travail de thĂšse est d'explorer et d'Ă©valuer le potentiel des transistors mono-Ă©lectroniques double-grille mĂ©talliques (DG-SETs) pour les circuits logiques numĂ©riques. De ce fait, les travaux de recherches proposĂ©s sont divisĂ©s en trois parties : i) le dĂ©veloppement des outils de simulation et tout particuliĂšrement un modĂšle analytique de DG-SET ; ii) la conception de circuits numĂ©riques Ă  base de DG-SETs dans une approche « cellules standards » ; et iii) l'exploration d'architectures logiques versatiles Ă  base de DG-SETs en exploitant la double-grille du dispositif. Un modĂšle analytique pour les DG-SETs mĂ©talliques fonctionnant Ă  tempĂ©rature ambiante et au-delĂ  est prĂ©sentĂ©. Ce modĂšle est basĂ© sur des paramĂštres physiques et gĂ©omĂ©triques et implĂ©mentĂ© en langage Verilog-A. Il est utilisable pour la conception de circuits analogiques ou numĂ©riques hybrides SET-CMOS. A l'aide de cet outil, nous avons conçu, simulĂ© et Ă©valuĂ© les performances de circuits logiques Ă  base de DG-SETs afin de mettre en avant leur utilisation dans les futurs circuits ULSI. Une bibliothĂšque de cellules logiques, Ă  base de DG-SETs, fonctionnant Ă  haute tempĂ©rature est prĂ©sentĂ©e. Des rĂ©sultats remarquables ont Ă©tĂ© atteints notamment en termes de consommation d'Ă©nergie. De plus, des architectures logiques telles que les blocs Ă©lĂ©mentaires pour le calcul (ALU, SRAM, etc.) ont Ă©tĂ© conçues entiĂšrement Ă  base de DG-SETs. La flexibilitĂ© offerte par la seconde grille du DG-SET a permis de concevoir une nouvelle famille de circuits logiques flexibles Ă  base de portes de transmission. Une rĂ©duction du nombre de transistors par fonction et de consommation a Ă©tĂ© atteinte. Enfin, des analyses Monte-Carlo sont abordĂ©es afin de dĂ©terminer la robustesse des circuits logiques conçus Ă  l'Ă©gard des dispersions technologiques

    EMERGING COMPUTING BASED NOVEL SOLUTIONS FOR DESIGN OF LOW POWER CIRCUITS

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    The growing applications for IoT devices have caused an increase in the study of low power consuming circuit design to meet the requirement of devices to operate for various months without external power supply. Scaling down the conventional CMOS causes various complications to design due to CMOS properties, therefore various non-conventional CMOS design techniques are being proposed that overcome the limitations. This thesis focuses on some of those emerging and novel low power design technique namely Adiabatic logic and low power devices like Magnetic Tunnel Junction (MTJ) and Carbon Nanotube Field Effect transistor (CNFET). Circuits that are used for large computations (multipliers, encryption engines) that amount to maximum part of power consumption in a whole chip are designed using these novel low power techniques
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