Contribution à l'analyse des tolérances géométriques d'un système mécanique par des polytopes

L'analyse des tolérances géométriques d'un système mécanique consiste à simuler la vérification de la conformité d'un système mécanique au regard des exigences fonctionnelles caractérisant le fonctionnement attendu du système. Cette vérification impose de prendre en compte les spécifications géométriques des pièces constitutives et les spécifications entre les pièces potentiellement en contact.Je me suis plus particulièrement focalisé sur la simulation de l'analyse des tolérances géométriques par une approche variationnelle (collaboration laboratoire MAP5, Université Paris Descartes). Une approche variationnelle consiste à ne manipuler que des contraintes caractérisant les variations géométriques entre des surfaces d'une même pièce et entre des surfaces de pièces potentiellement en contact. Cela permet de modéliser la variabilité des défauts géométriques inhérents à tout procédé de fabrication de pièces, inhérents à tout procédé d’assemblage et aussi inhérent au comportement d’un système mécanique, par exemple son comportement thermomécanique (thèse Laurent Pierre). La conformité d'un système mécanique doit être assurée pour plusieurs exigences fonctionnelles. D'autre part, une démarche d'analyse de tolérances réalisées à un stade très avancé du cycle de conception peut constater des non conformités sans pour autant influencer les différents choix d'architectures d'un système, ainsi que les formes et dimensions des pièces constitutives. Ce problème est souvent la cause de l'augmentation des délais et des coûts de développement d'un produit.Cela m'a conduit à m'orienter vers la structuration des données pour le tolérancement dans un modèle produit pour identifier les données manipulées en analyse de tolérances (thèse Jérôme Dufaure). La formalisation d'une activité de transfert de spécifications géométriques a mis en évidence la nécessité d'assurer la traçabilité des spécifications géométriques pour : couvrir le cycle de conception (aspect multi niveaux du cycle de conception d'un produit) partager les données manipulées avec d'autres expertises métiers (aspect multi vues du cycle de conception d'un produit). Le transfert d'une exigence fonctionnelle doit donc être réalisé à travers différents niveaux de détails du produit (transfert interniveaux) et également entre différentes expertises métiers liés à la fabrication, l'assemblage et la métrologie (transfert intervues). Une tentative d'extension des concepts de transfert de spécifications techniques liées au produit sur des spécifications organisationnelles inhérentes à l'entreprise assurant la conception du produit a été réalisée (thèse manuel Gonçalves). Enfin, une opportunité industrielle fortement stimulée par le contexte aquitain incitant les acteurs du pôle Aerospace Valley à développer des compétences liées aux matériaux composites, m'a conduit à aborder la problématique d'analyse de tolérances pour la fabrication liée au procédé Resin Transfer Molding (RTM) (thèse Serge Mouton). Dans un procédé impliquant des phénomènes physiques extrêmement complexes, les spécifications fonctionnelles d'une pièce de structure aéronautique ont été corrélés à des spécifications de fabrication (spécifications d'outillages, spécifications de pression d'injection et de température ...). Dans ce type travail, il n'est plus possible de travailler avec des modèles de solides infiniment rigides comme souvent en tolérancement de fabrication restreint aux procédés d'usinage. Mon activité de recherche peut donc se résumer par le développement d'une approche variationnelle de l'analyse des tolérances géométriques de systèmes de solides infiniment rigides et de systèmes dont les variations d'origine thermomécanique sont prises en comptes.Cette approche variationnelle m'a amené à considérer la problématique de structuration des données pour le tolérancement en se focalisant sur la traçabilité des spécifications d'un point de vue interniveaux et intervues. Enfin, le transfert de spécifications fonctionnelles d'une pièce élaborée par le procédé RTM a été considéré pour aborder la corrélation de spécifications fonctionnelles avec les spécifications inhérentes au procédé RTM

Netlang : un langage de haut niveau pour les routeurs programmables dans le contexte des réseaux SDN

Développer des applications réseaux pour des routeurs programmables basés sur les Network Processors (NPs) implique l'utilisation de langages de bas-niveau et d'outils propriétaires fortement dépendants des architectures matérielles sous-jacentes. Le code source, généralement écrit en langage assembleur, n'est pas facile à écrire et cause des problèmes de maintenance. Les applications résultantes sont également difficiles à déboguer. Dans ce mémoire nous proposons NETLANG, un nouveau langage de programmation de haut-niveau dédié aux NPs. De plus d'être un langage simple et élégant, de réduire les coûts de développement et de la maintenance, et d'améliorer la réutilisation du code, NETLANG a pour objectif essentiel de décrire le comportement des paquets dans un NP. NETLANG est un langage qui permet de développer des applications de traitement de paquets. Il établit deux niveaux. Le premier niveau du langage offre une abstraction et une description du routeur à travers un pipeline de tables OpenFlow et des règles de forwarding ayant l'aptitude d'être modifiées dynamiquement et donc de permettre de changer le comportement du routeur à la volée. La sémantique du langage est inspirée du protocole OpenFlow qui a permis d'exprimer les principales tâches de traitement de paquets telles que le parsing, le lookup et la modification. Le langage est bâti en respectant le modèle des Software Defined Networks (SDNs) qui définit un nouveau plan de séparation entre le control plane et le data plane. Le deuxième niveau de NETLANG est traduit en matériel et permet l'adaptabilité du langage à plusieurs plateformes. Des adaptateurs spécifiques à des plateformes différentes sont intégrés au compilateur de NETLANG et permettent de rendre le langage portable. En effet, nous avons utilisé deux environnements pour l'implémentation de NETLANG ; le NP4 d'EZchip caractérisé par sa structure de TOPs (Task Optimized Processors) en pipeline et le NFP-3240 de Netronome connu pour son parallélisme et l'exploitation du multithreading. La validation de NETLANG s'est basée sur un ensemble d'applications réseau ayant des complexités et des domaines différents. A travers ce mémoire nous avons démontré qu'on est capable d'avoir aujourd'hui un langage pour les routeurs programmables. La sémantique d'OpenFlow, sur laquelle nous avons basé notre langage NETLANG, est suffisante et même pertinente en termes de description de comportement des paquets dans un NP.\ud ______________________________________________________________________________ \ud MOTS-CLÉS DE L’AUTEUR : langages à domaine spécifique, réseaux programmables, processeurs de réseau

Traitement des signaux et images en temps réel ("implantation de H.264 sur MPSoC")

Cette thèse est élaborée en cotutelle entre l université Badji Mokhtar (Laboratoire LERICA) et l université de bourgogne (Laboratoire LE2I, UMR CNRS 5158). Elle constitue une contribution à l étude et l implantation de l encodeur H.264/AVC. Durent l évolution des normes de compression vidéo, une réalité sure est vérifiée de plus en plus : avoir une bonne performance du processus de compression nécessite l élaboration d équipements beaucoup plus performants en termes de puissance de calcul, de flexibilité et de portabilité et ceci afin de répondre aux exigences des différents traitements et satisfaire au critère Temps Réel . Pour assurer un temps réel pour ce genre d applications, une solution reste possible est l utilisation des systèmes sur puce (SoC) ou bien des systèmes multiprocesseurs sur puce (MPSoC) implantés sur des plateformes reconfigurables à base de circuit FPGA. L objective de cette thèse consiste à l étude et l implantation des algorithmes de traitement des signaux et images et en particulier la norme H.264/AVC, et cela dans le but d assurer un temps réel pour le cycle codage-décodage. Nous utilisons deux plateformes FPGA de Xilinx (ML501 et XUPV5). Dans la littérature, il existe déjà plusieurs implémentations du décodeur. Pour l encodeur, malgré les efforts énormes réalisés, il reste toujours du travail pour l optimisation des algorithmes et l extraction des parallélismes possibles surtout avec une variété de profils et de niveaux de la norme H.264/AVC.Dans un premier temps de cette thèse, nous proposons une implantation matérielle d un contrôleur mémoire spécialement pour l encodeur H.264/AVC. Ce contrôleur est réalisé en ajoutant, au contrôleur mémoire DDR2 des deux plateformes de Xilinx, une couche intelligente capable de calculer les adresses et récupérer les données nécessaires pour les différents modules de traitement de l encodeur. Ensuite, nous proposons des implantations matérielles (niveau RTL) des modules de traitement de l encodeur H.264. Sur ces implantations, nous allons exploiter les deux principes de parallélisme et de pipelining autorisé par l encodeur en vue de la grande dépendance inter-blocs. Nous avons ainsi proposé plusieurs améliorations et nouvelles techniques dans les modules de la chaine Intra et le filtre anti-blocs. A la fin de cette thèse, nous utilisons les modules réalisés en matériels pour la l implantation Matérielle/logicielle de l encodeur H.264/AVC. Des résultats de synthèse et de simulation, en utilisant les deux plateformes de Xilinx, sont montrés et comparés avec les autres implémentations existantesThis thesis has been carried out in joint supervision between the Badji Mokhtar University (LERICA Laboratory) and the University of Burgundy (LE2I laboratory, UMR CNRS 5158). It is a contribution to the study and implementation of the H.264/AVC encoder. The evolution in video coding standards have historically demanded stringent performances of the compression process, which imposes the development of platforms that perform much better in terms of computing power, flexibility and portability. Such demands are necessary to fulfill requirements of the different treatments and to meet "Real Time" processing constraints. In order to ensure real-time performances, a possible solution is to made use of systems on chip (SoC) or multiprocessor systems on chip (MPSoC) built on platforms based reconfigurable FPGAs. The objective of this thesis is the study and implementation of algorithms for signal and image processing (in particular the H.264/AVC standard); especial attention was given to provide real-time coding-decoding cycles. We use two FPGA platforms (ML501 and XUPV5 from Xilinx) to implement our architectures. In the literature, there are already several implementations of the decoder. For the encoder part, despite the enormous efforts made, work remains to optimize algorithms and extract the inherent parallelism of the architecture. This is especially true with a variety of profiles and levels of H.264/AVC. Initially, we proposed a hardware implementation of a memory controller specifically targeted to the H.264/AVC encoder. This controller is obtained by adding, to the DDR2 memory controller, an intelligent layer capable of calculating the addresses and to retrieve the necessary data for several of the processing modules of the encoder. Afterwards, we proposed hardware implementations (RTL) for the processing modules of the H.264 encoder. In these implementations, we made use of principles of parallelism and pipelining, taking into account the constraints imposed by the inter-block dependency in the encoder. We proposed several enhancements and new technologies in the channel Intra modules and the deblocking filter. At the end of this thesis, we use the modules implemented in hardware for implementing the H.264/AVC encoder in a hardware/software design. Synthesis and simulation results, using both platforms for Xilinx, are shown and compared with other existing implementationsDIJON-BU Doc.électronique (212319901) / SudocSudocFranceF