Méthodologie basée sur des membranes pour la gestion de la reconfiguration dynamique dans les systèmes embarqués parallèles

National audienceLa reconfiguration partielle et dynamique donne une nouvelle dimension pertinente et efficace à la conception des systèmes embarqués parallèles. Toutefois, en raison de la complexité de ces systèmes, assurer la cohérence et la gestion du parallélisme lors de l'exécution reste un défi majeur. Ainsi, des modèles d'architectures et des méthodologies de conception assistée sont nécessaires pour permettre la gestion efficace de la reconfiguration matérielle. Notre approche est inspirée des modèles, à base de composants, bien connus dans le monde du logiciel. Le modèle que l'on propose est basé sur des membranes enveloppant les composants du système. L'objectif est d'améliorer la productivité de conception et d'assurer la cohérence de la gestion des changements de composants virtuels réutilisables (IPs) ainsi que le changement de contexte. Ces membranes sont distribuées et optimisées dans le but de concevoir des systèmes autoadaptatifs

Etude de la réalisation d'un amplificateur de puissance reconfigurable en technologie BiCMOS SiGe pour des applications multi-standards GSM/DCS/UMTS

Les travaux présentés dans la thèse portent sur la conception d'amplificateurs de puissance reconfigurables dans la technologie SiGe BiCMOS7RF de STMicroelectronics. Les applications visées sont les terminaux multi-standards de communications mobiles GSM/DCS/UMTS. Ces amplificateurs doivent être capables de modifier dynamiquement leurs propriétés en fonction à la fois du standard utilisé à un moment donné et du niveau de la puissance d'entrée afin de travailler à rendement optimum et préserver les batteries des terminaux. Pour cela, nous avons du faire face aux principaux points de divergence de ces standards: le rendement pour le GSM et le DCS afin de diminuer la puissance consommée et la linéarité pour l'UMTS qui utilise une modulation à enveloppe nonconstante. L'amplificateur de puissance reconfigurable doit donc faire face à cette contradiction. Nous proposons une architecture capable d'adapter ses caractéristiques en fonction du standard choisi, en décrivant des méthodes permettant de modifier les caractéristiques principales de l'amplificateur : la classe de fonctionnement, le point de compression à 1 dB et le gain de la structure, le but étant de travailler à rendement optimum. Tous ces points de contrôles sont autant de leviers qui permettent de modifier les paramètres de l'amplificateur et de privilégier les critères de linéarité et de rendement l'un par rapport à l'autre, afin que l'amplificateur réponde aux spécifications du standard utilisé à un moment donné. La réalisation d'un amplificateur de puissance reconfigurable nous a permis de valider la fonctionnalité de la technique proposée.Within the framework of this thesis, the work is on the design of reconfigurable multi-standard power amplifiers for GSM/DCS/UMTS in a SiGe BiCMOS7RF technology from STMicroelectronics. The proposed power amplifier is able to adapt dynamically both its linearity and its output power capability, in order to suit the requirements of these standards and input power level in order to maintain optimum PAE and save battery life. GSM and UMTS standards have very different requirements, the most important from the PA design point of view are transmitting frequency, output power and modulation used. Reconfigurable power amplifiers must satisfy the requirements of several standards of communications. UMTS standard uses a QPSK-modulation type: signals have nonconstant envelope, which means that the envelope of RF signal varies with time and hence must be preserved in order to keep the full information content of the original message signal. Thus, a good linearity is mandatory in order to avoid envelope distortion. In DCS and GSM standard, a constant envelope GMSK-modulation type is used, so a linear amplification is not mandatory. Moreover, the output power specification requires high output power. In order to reduce power consumption, efforts should be made above all on efficiency. A power amplifier topology is described which is able to modify dynamically important characteristics: class of operation, CP1 and power gain. Optimum efficiency is the aim. All these parameters allow the structure to fulfill the specifications of the standard desired. The realization of a reconfigurable power amplifier led us to validate the proposed methodology functionality

Real-Time Scheduling on Heterogeneous SoC Architectures Using A Neural Network

Introduction Several scheduling algorithms have been developed for constraint satisfaction in real-time systems. Optimality is difficult to reach, and the problem becomes NP-hard when a large set of constraints must be satisfied. To solve this type of problem, approximate methods are used, such as Artificial Neural Networks (ANNs). Neural networks have demonstrated their efficiency in optimization problems. They converge in a reasonable time if the number of neurons and connections between neurons can be limited. Another limitation concerns the need to regularly re-initialize the network when it converges towards a stable state which does not belong to the set of valid solutions. On the other hand, embedded applications are usually implemented on complex System-on-Chip (SoC) which are built around heterogeneous processing units. On such platform, task instantiation on execution resources is realized by using the scheduling service of an OS. As each task can be defined for several targets, this service must decide, on-line, on which resource the task should be instantiated. In this work, we propose an on-line scheduling based on a neural network for heterogeneous system-on-chip (SoC) architectures with a limited number of neurons...Les technologies de conception de circuits intégrés permettent aujourd’hui de concevoir des systèmes complets et complexes sur une seule et même puce. On parle alors de systèmes sur puce, ou encore de System-on-Chip (SoC). Ces systèmes ont en charge l’exécution d’applications complexes, composées de nombreuses tâches, le tout étant orchestré par un système d’exploitation dont l’un des rôles principaux consiste à ordonnancer les tâches et à les allouer aux ressources de calcul. L’une des particularités de ces architectures concerne l’hétérogénéité des cibles d’exécution qui rend le problème de l’ordonnancement particulièrement délicat et complexe. Notons de plus que le critère temps réel des applications s’exécutant sur ce type de plate forme nécessite l’étude de solutions d’ordonnancement efficaces, notamment en terme de temps de calcul. Dans ce papier, nous présentons nos travaux de modélisation du problème de l’ordonnancement pour architectures multi-processeurs hétérogènes par utilisation de réseaux de neurones. Des travaux précédents ont montré qu’une structure de réseaux de neurones suivant le modèle de Hopfield peut être définie pour ordonnancer des tâches sur une architecture homogène. Une extension à ces travaux a montré qu’il était possible de prendre en compte l’hétérogénéité de l’architecture mais au prix d’un grand nombre de neurones supplémentaires. De plus, ces solutions posent un problème de convergence important qui se traduit par un temps de convergence assez long et le besoin de ré-initialiser le réseau de neurones lorsque celui-ci se stabilise dans un état qui n’est pas une solution valide. Pour contrer ces principaux inconvénients, nous proposons une nouvelle structure basée sur la mise en place de neurones inhibiteurs. Ces neurones particuliers permettent de limiter le nombre de neurones nécessaires à la modélisation et permettent surtout de se passer de ré-initialisations pour atteindre la convergence. Nous illustrons l’apport de notre proposition en comparant les solutions classiques à base de réseaux de neurones de Hopfield avec notre proposition. Nous montrons que le nombre de neurones est assez largement réduit et surtout qu’il n’est plus nécessaire de ré-initialiser le réseau pour assurer sa convergence, ce qui laisse envisager une implémentation efficace de ce type de structure

Conception et mise en oeuvre d'un système de reconfiguration dynamique

Reconfiguration dynamique de FPGA pouvant être reconfigurés partiellement -- Reconfiguration dynamique utilisant des FPGA conventionnels -- Les outils -- Développement de noveaux FPGA ou de systèmes dynamiquement reconfigurables -- Études et analyses sur l'efficacité de la reconfiguration dynamique -- Description du fonctionnement de la carte avant l'implantation de la reconfiguration dynamique -- Le lien JTAG, protocole IEEE 1149.1 Boundary scan -- Fonctionalités désirées et difficultés prévues -- L'implantation matérielle -- L'implantation logicielle

Approches d'optimisation et de personnalisation des réseaux sur puce (NoC : Networks on Chip)

Systems-on-chip (SoC) have become more and more complex due to the development of integrated circuit technology.Recent studies have shown that in order to improve the performance of a specific SoC application domain, the on-chipinter-connects (OCI) architecture must be customized at design-time or at run-time. Related approaches generallyprovide application-specific SoCs tailored to specific applications. The aim of this thesis is to carry out new approachesfor Network-on-Chip (NoC) and study their performances, especially in terms of latency, throughput, energyconsumption and simplicity of implementation.We have proposed an approach to allow designers to customize a candidate OCI architecture by adding strategiclinks in order to match large application workload. The analytical evaluation focuses on improving the physicalparameters of the NoC topology regardless of the application that should run on. The evaluation by simulationfocuses to evaluate the communication performances of the NoC. Simulations results show the effectiveness ofthis approach to improve the NoC performances. We have also introduced a compartmental Fluid-flow basedmodeling approach to allocate required resource for each buffer based on the application traffic pattern. Simulationsare conducted and results show the efficiency of this modeling method for a buffer space optimized allocation.Finally, we proposed a joint approach based on a system dynamics theory for evaluating the performance of a flowcontrol algorithm in NoCs. This algorithm allows NoC elements to dynamically adjust their inflow by using afeedback control-based mechanism. Analytical and simulation results showed the viability of this mechanism forcongestion avoidance in NoCs.Les systèmes embarqués sur puce (SoC : Systems-on-Chip) sont devenus de plus en plus complexes grâce à l’évolution de la technologie des circuits intégrés. Des études récentes ont montré que pour améliorer les performances du réseau su puce (NoC : Network-on-Chip), l’architecture de celui-ci pouvait être personnalisée, soit au moment de la conception, soit au moment de l’exécution. L’objectif principal de cette thèse est d’implémenter de nouvelles approches pour améliorer les performances des NoCs, notamment la latence, le débit, la consommation d’énergie, et la simplicité de mise en œuvre.Nous avons proposé une approche pour permettre aux concepteurs de personnaliser l'architecture d’un NoC par insertion de liens stratégiques, pour qu’elle soit adaptée à de nombreuses applications, sous la contrainte d’un budget limité en termes de nombre de liens. L’évaluation analytique porte sur l’amélioration des paramètres physiques de la topologie du NoC sans tenir compte de l’application qui devrait s’exécuter dessus. L’évaluation par simulation porte sur l’évaluation des performances de communication du NoC. Les résultats de simulations montrent l’efficacité de notre approche pour améliorer les performances du NoC. Nous avons également introduit une approche de modélisation par réseau à compartiments pour allouer les ressources nécessaires pour chaque tampon selon le modèle de trafic de l'application cible. Les résultats de simulations montrent l'efficacité de cette approche de modélisation pour l’allocation optimisée de l'espace tampon. Enfin, nous avons proposé une approche conjointe basée sur la théorie des systèmes dynamiques pour évaluer la performance d'un algorithme de contrôle de flux dans les NoCs. Cet algorithme permet aux éléments du NoC d’ajuster dynamiquement leur entrée en utilisant un mécanisme basé sur le contrôle de flux par rétroaction. Les résultats d’évaluations analytiques et de simulation montrent la viabilité de ce mécanisme pour éviter la congestion dans les NoCs