Integrinių analoginių filtrų belaidžio ryšio sistemoms kūrimas

Disertacijoje nagrinėjami konfigūruojami analoginiai filtrai su savaiminio derinimo grandynais, jų projektavimo ir įgyvendinimo būdai, kurie pritaikomi integrinių grandynų gamybos technologijoms. Iškeliama ir įrodoma hipotezė, teigianti, kad savaiminio derinimo grandynų taikymas įgalina gauti integrinių analoginių aktyviųjų rezistorių kondensatorių (RC) filtrų parametrus reikalau¬jamu tikslumu. Darbo tikslas – sukurti savaiminio derinimo grandynus, skirtus konfigūruojamų integrinių analoginių aktyviųjų RC filtrų parametrų gavybai reikalaujamu tikslumu. Darbe išspręsti uždaviniai: ištirtos integrinių analoginių aktyviųjų RC filtrų struktūros ir sukurti jų derinimo grandynų modeliai, pasiūlytas integrinių analoginių aktyviųjų RC filtrų derinimo matricų projektavimo būdas, sukurtas ir ištirtas konfigūruojamas integrinis analoginis aktyvusis RC filtras su diskrečiu ir tolydžiu savaiminio derinimo grandynais. Disertaciją sudaro įvadas, trys skyriai, bendrosios išvados, naudotos literatū¬ros ir autoriaus publikacijų disertacijos tema sąrašai ir penki priedai. Įvadiniame skyriuje aptariama tiriamoji problema, darbo aktualumas, aprašomas tyrimų objektas, formuluojamas darbo tikslas bei uždaviniai, aprašoma tyrimų metodika, darbo mokslinis naujumas, darbo rezultatų praktinė reikšmė, ginamieji teiginiai, disertacijos struktūra. Pirmame skyriuje apžvelgiamos integrinių analoginių filtrų struktūros, pagrindiniai parametrai bei įvardijamos parametrų verčių svyravimo priežastys, analizuojamos savaiminio derinimosi grandynų struktūros ir jų veikimo principai. Skyriaus pabaigoje, remiantis atlikta analize ir sudarytomis išvadomis suformuluojami disertacijos uždaviniai. Antrajame skyriuje sudaroma konfigūruojamo integrinio analoginio filtro struktūra, skirta programine įranga valdomam radijui, sudaromi diskretaus ir tolydaus derinimo matricų modeliai, juos sudarančių elementų verčių parinkimo algoritmai, atliekami modelių ir algoritmų kompiuteriniai skaičiavimai. Trečiajame skyriuje, pasinaudojus sukurtais modeliais ir algoritmais, suprojektuojamas filtras su diskrečiu ir tolydžių savaiminio derinimo grandynais, naudojant eksperimentinius ir kompiuterinius skaičiavimo metodus atliekamas suprojektuotų diskrečiai ir tolydžiai valdomų integrinių analoginių RC filtrų parametrų bei jų savaiminio derinimo grandynų tyrimas. Disertacijos tema yra atspausdinti 7 moksliniai straipsniai: du – mokslo žurnaluose, įtrauktuose į Thomson Reuters Web of Science duomenų bazę, vienas – tarptautinių konferencijų medžiagoje, įtrauktoje į Thomson Reuters Proceedings duomenų bazę, keturi – mokslo žurnaluose, referuojamose kitose tarptautinėse duomenų bazėse. Disertacijoje atliktų tyrimų rezultatai buvo pristatyti septyniose mokslinėse konferencijose Lietuvoje ir užsienyje

Cmos Current Mode Exponential Function Generator Circuit Using Pade Approximation

Tez (Yüksek Lisans) -- İstanbul Teknik Üniversitesi, Fen Bilimleri Enstitüsü, 2016Thesis (M.Sc.) -- İstanbul Technical University, Instıtute of Science and Technology, 2016Son birkaç yıl içinde, daha güçlü mobil cihazlara karşı oluşan yüksek talep, artan veri transferi ve yüksek hız ihtiyacı sonucunda, yüksek hızlı kablosuz haberleşme sistemlerinin önemi çok daha büyük hale geldi. Haberleşme sistemleri, bilginin işaret genliğinde tutulduğu sistemler ve işaret genliğinin değişkenlik gösterebildiği veri depolama sitemlerini içerdiğinden, sinyalinin genliğini kontrol etmek, gürültü eşiğinin üzerinde tutabilmek ve sistemin dinamik aralığını maksimize etmek haberleşme kalitesi için kritik rol oynamaktadır. Geniş dinamik aralığına ek olarak, modern teknolojilerde yüksek frekans karakteristiği, düşük güç tüketimi, düşük gürültü, düşük kırmık alanı, ısıl şartlara düşük duyarlılık gibi ihtiyaçlar da söz konusudur. Bu ihtiyaçları karşılamak için kullanılan farklı teknolojiler ve bloklar bulunmaktadır. Bu amaçlara hizmet eden özellikle de dinamik aralığı arttırmak için kullanılan otomatik kazanç kontrolü devreleri haberleşme sistemleri için önemli yapıtaşlarından biridir. Bu devreler giriş sinyalinin genliği ne olursa olsun, çıkış sinyalinin genliğini sabit tutarak sistemin dinamik aralığını arttırırlar. Otomatik kazanç kontrolü döngüsünde ise en önemli blok kazancı ayarlanabilir kuvvetlendiricilerdir. Elektronik sistemlerde işaretin bloklar arasındaki geçişi sırasında bloklara uyum sağlayabilmesi, işaretin doğru algılanması ve işlenebilmesi açısından kritiktir. İşaretin uyumlandırılması ihtiyacı, giriş işareti seviyesini uygulanacak elemanın giriş seviyesine uyumlandırmak gerektiği veya sinyalin kayıplarını doldurarak giriş işareti seviyesini sabitlemek gerektiği olduğu durumlarda ortaya çıkmaktadır. Kazancı ayarlanabilir kuvvetlendirici devreleri bu ihtiyacı karşılamak amacıyla tasarlanmış devrelerdir. Bu kuvvetlendiriciler geniş bantlı haberleşme sistemlerinin yanı sıra adaptif anten birleştirici sistemleri, direk dönüşüm alıcıları, görüntü ve sinyal işleme devreleri, kablosuz sensör ağları, kablosuz kişisel alan ağları, taşınabilir haberleşme sürücüleri, disk sürücüleri, görüntüleme devreleri ve işitme cihazları gibi biyomedikal sinyallerin algılandığı ve işlendiği uygulamalarda da sıklıkla kullanılırlar. Kazancı ayarlanabilir kuvvetlendiriciler giriş sinyalini, uygulanan kontrol sinyaline oranla kuvvetlendiren devrelerdir. Bu devrelerin temeli 1968 yılında Gilbert tarafından oluşturulmuş ve Gilbert hücresi olarak adlandırılmıştır. Bu kuvvetlendiriciler bir kazanç katı, bir ortak mod geribildirim bloğu ve bir kontrol katından oluşurlar. Kazancı ayarlanabilir kuvvetlendiriciler kontrol bloklarında kullanılan kontrol fonksiyonlarına göre sınıflandırılabilirler. Kontrol fonksiyonu analog (sürekli) bir sinyal ya da dijital (ayrık) bir sinyal olabilir ve bu şekilde analog kazancı ayarlanabilir kuvvetlendiriciler ve dijital kazancı ayarlanabilir kuvvetlendiriciler olarak ikiye ayrılabilirler. Sürekli ve tekdüze bir çıkış sinyali elde edebilmek için analog kontrol sinyalleri tercih edilmektedir. Analog olarak kontrol xx edilen kuvvetlendiriciler için kontrol, doğrusal ve ya üstel bir sinyal ile sağlanır. Üstel kontrol sinyalleri, daha yüksek dinamik aralık sağladıkları için yüksek kalite ve hız gerektiren sistemlerde tercih edilmektedir. Üstel sinyalleri gerçekleştirmek için, üstel DC özelliklere sahip elemanlar kullanılabilir. Mesela BJT’lerde gerilim doğrudan üstel fonksiyonun değişkeni olarak kullanılabilmektedir, fakat BiCMOS uygulamalar daha maliyeli olduğu için bu uygulama çok tercih edilmemektedir. CMOS teknolojisinde ise, doğrusal veya doymalı bölgelerde üstel DC özelliklere sahip eleman bulunmamaktadır. Parazitik bipolar transistorler üretilebilmektedir fakat bu elemanlar sıcaklık ve üretim şartlarına bağımlı karakteristik özellikler göstermektedir. Bu sebeple üstel fonksiyon yaklaşımları kullanılarak doymada çalışan MOSFET elemanlarla gerçekleştirilen üstel fonksiyonlar üreten devreler tasarlanmaktadır. Taylor serisi yaklaşımı, sözde üstel yaklaşım, Pade yaklaşımı gibi matematiksel yaklaşımlar ele alınarak bu yaklaşımlarla üretilen fonksiyonlar CMOS devre yapıları kullanılarak gerçeklenmektedir. Ayrıca Taylor serisi yaklaşımı ve sözde üstel yaklaşım ile elde edilen birleştirilmiş Taylor serisi ve sözde üstel yaklaşım veya katsayıları optimize edilmiş sözde üstel yaklaşım gibi bu fonksiyonların kombinasyonları kullanılarak ve bu kombinasyonlara eklenen katsayılar düzenlenerek de yeni fonksiyonlar üretilebilmektedir. Bu fonksiyonların gerçeklendiği devrelere eksponansiyel fonksiyon üretici devreler denmektedir ve bu devreler kazancı ayarlanabilir kuvvetlendiricilerin kontrol bloğu olarak kullanılmaktadırlar. Eksponansiyel fonksiyon üretici devreler ile elde edilen fonksiyonun çıkış aralığı, kazancı ayarlanabilir kuvvetlendiricilerin dinamik aralığını doğrudan belirlemektedir. Bu tez çalışması kapsamında, ilk olarak kazancı ayarlanabilir kuvvetlendiriciler, kontrol bloklarının tasarımında kullanılan üstel fonksiyon yaklaşımlarına göre sınıflandırılmıştır. Eksponansiyel fonksiyon üreticilerinin tasarımında kullanılan Taylor serisi yaklaşımı, sözde üstel yaklaşım ve bu yöntemlerin kombinasyonları literatürde en çok rastlanılan yöntemlerdir. Son zamanlarda yapılan bir çalışmada Pade yaklaşımı da üstel fonksiyon üretiminde önerilmiştir. Tez kapsamında tüm üstel fonksiyon yaklaşımları için matematiksel doğrulamalar MATLAB kullanarak yapılmıştır ve fonksiyonların ideal üstel fonksiyon ile arasındaki ilişkiler ve hata fonksiyonları sunulmaktadır. Daha sonra bu fonksiyonlar giriş aralıklarına göre kıyaslanmış ve performansları değerlendirilmiştir. Ayrıca, literatürdeki üstel fonksiyon üretici devrelerin tasarımları incelenmiş, ilham verici olabilecek örnekler seçilip açıklanmış ve bu devrelerin çıkış dinamik aralıkları karşılaştırılmıştır. Bu çalışma kapsamında, Pade yaklaşımı baz alınarak yeni bir üstel fonksiyon yaklaşımı önerilmiştir. Pade yaklaşımının seçilmesindeki başlıca sebep, aynı dereceden fonksiyonları için, literatürde en çok kullanılan metot olan Taylor serisi yaklaşımına oranla daha geniş bir aralıkta doğru sonuç vermesidir. Yapılan MATLAB hesaplamalarında ikinci dereceden rasyonel Pade fonksiyonun, üçüncü dereceden Taylor serisi yaklaşımı ile elde edilen fonksiyondan daha yüksek performans gösterdiği görülmüştür. Kullanılan fonksiyonun derecesi, tasarlanacak devrenin karmaşıklığını ve kırmık boyutunu doğrudan etkilediği için, Pade yaklaşımı baz alınacak üstel yaklaşım fonksiyonu olarak seçilmiştir. Pade yaklaşımı fonksiyonuna, literatürde sıkça rastlanan ve verilen örnek çalışmalardan birinde de önerilen, çıkış dinamiğini arttırmak için giriş işaretinin yarılanıp daha sonra çıkışın karesinin alınması yöntemi uygulanmıştır. Bu yöntem xxi genel olarak devrelerin performansını arttırmak için kullanılan ve bilenen bir yöntemdir. Elde edilen bu yeni fonksiyon ile hesaplamalar yapılmış ve Pade tablosundaki konjuge fonksiyonların çarpımı kullanılarak, aynı derecedeki Pade fonksiyonlarına oranla daha geniş aralıkta doğru sonuç sağlayan bir üstel fonksiyon yaklaşımı elde edildiği görülmüştür. Böylece, bu tez çalışması kapsamında Pade tablosundaki konjuge fonksiyonları kullanan ve yüksek dinamik aralık sağlayan yeni bir üstel fonksiyon yaklaşımı önerilmiştir. Bu yeni üstel fonksiyon yaklaşımı Pade tablosundaki fonksiyonlar kullanıldığı için rasyonel özelliktir ve bu sebeple devreyi kompleks hale getireceği düşünülebilir. Fakat, literatürde kullanılan ve üstel fonksiyon üretici devrelerin yapıtaşı olan çarpma devrelerinin karakteristikleri rasyonel olduğu için, bu işlem devrenin içerisinde ek bir maliyet getirmeden yapılabilmektedir. Önerilen üstel fonksiyon yaklaşımını kullanarak farklı derece ve karmaşıklık seviyelerinde üç fonksiyon üretici devre, CMOS 0.35μm teknolojisinde tasarlanmıştır. Literatürden seçilen bir çarpıcı/bölücü devre bu amaç için öncelikle tasarlanmış ve bu devrelerde yapıtaşı olarak kullanılmıştır. Seçilen çarpıcı/bölücü devrenin şeması, kullanılan elemanların boyutları ve analiz sonuçları bu çalışma dahilinde verilmiştir. Tasarlanan eksponansiyel fonksiyon üretici devrelerinin performansı SPICE benzetim aracını kullanarak ölçülmüş ve matematiksel analiz ile benzerliği karşılaştırılmıştır. Sonuçlar Pade yaklaşımı denklemlerinin verdiği sonuçlarla benzerlik göstermektedir. Örnek olarak baz alınan 2,1x1,2 devresi ise literatürde benzer ikinci dereceden devrelere göre daha yüksek performans göstermektedir. Diğer örnek devreler ile, sistemin tasarımında seçilen Pade fonksiyonlarının dercesinin, sistemin kompleksitesi ve performansı ile doğru orantı sergilediği gösterilmiştir. Sonuç olarak, Pade yaklaşımını kullanan yeni bir eksponensiyel fonksiyon yaklaşımı önerilmiştir. Önerilen bu yeni yaklaşımda kullanılacak Pade denklemlerinin dereceleri tasarlanacak sisteme uygun olarak seçilebilmekte ve dinamik çıkış aralığı istenildiği gibi ayarlanabilmektedir. Daha karmaşık devrelerle daha yüksek dinamik aralıklar yakalanabilirken, daha düşük dinamik aralıklarda çalışması yeterli olan sistemler için daha basit devre yapıları tercih edilebilmektedir.Over the past few years, as a result of the high demand to more powerful mobile devices, the importance of the high speed wireless communication becomes greater and greater. Automatic gain control (AGC) is necessary for controlling the signal amplitude and maximizing the dynamic range of the communication systems. The most important element of AGC loop is Variable Gain Amplifier (VGA). VGAs are widely used in biomedical applications, in imaging and signal processing circuits as well as the communication systems. VGAs can be classified according to their control function. The control function can be an analogue (continuous) signal or a discrete signal. The VGAs that are controlled with continuous signal are either controlled with a linear signal or an exponential signal. Exponential control signals are preferred because of their higher dynamic range characteristics. To realize exponential signals, devices with exponential DC characteristics can be used. Whilst CMOS technology lacks devices that have exponential characteristics in linear or saturation regions, exponential function approximations are used as the functions that will be realized with MOSFET devices working in saturation region. In the scope of this thesis work, first the exponential function approximations that are used for designing the control blocks of VGAs are classified. It is found out that Taylor series approximation, pseudo exponential approximation and their combinations are mostly used in literature. Recently Pade approximation is also reported in a work. Mathematical verifications are also presented for these approximations using MATLAB. Second, the Exponential Function Generator (EXPFG) circuit designs in literature are examined and a performance comparison of these circuits are provided. Moreover, a new exponential function approximation, using Pade approximations proposed. Pade approximation is preferred because it provides a better result compared to most common approximation method, Taylor series approximation with the same order. Finally, three exponential function generator circuits are designed in CMOS 0.35μm technology using the proposed approximation methodology. Their performance is measured to verify the mathematical analysis using SPICE tool. The results verified that Pade approximation equations can be used in design of EXPFGs and a proper order of numerator and denominator can be selected according the specifications of the VGA.Yüksek LisansM.Sc

Amplifier Architectures for Wireless Communication Systems

Ever-increasing demand in modern wireless communication systems leads researchers to focus on design challenges on one of the main components of RF transmitters and receivers, namely amplifiers. On the transmitter side, enhanced efficiency and broader bandwidth over single and multiple bands on power amplifiers will help to have superior performance in communication systems. On the other hand, for the receiver side, having low noise and high gain will be necessary to ensure good quality transmission over such systems. In light of these considerations, a unique approach in design methodologies are studied with low noise amplifiers (LNAs) for RF receivers and the Doherty technique is analyzed for efficiency enhancement for power amplifiers (PA) on the transmitters. This work can be outlined in two parts. In the first part, Low Noise RF amplifier designs with Bipolar Junction Transistor (BJT) are studied to achieve better performing LNAs for receivers. The aim is to obtain a low noise figure while optimizing the bandwidth and achieving a maximum available gain. There are two designs that are operating at different center frequencies and utilizing different transistors. The first design is a wideband low-noise amplifier operating at 2 GHz with a high power BJT. The proposed design uses only distributed elements to realize the input and output matching networks. Additionally, a passive DC bias network is used instead of an active DC bias network to avoid possible complications due to the lumped elements parasitic effects. The matching networks are designed based on the reflection coefficients that are derived based on the transistor’s available regions. The second design is a low voltage standing wave ratio (VSWR) amplifier with a low noise figure operating at 3 GHz. This design is following the same method as in the first design. Both these amplifiers are designed to operate in broadband applications and can be good candidates for base stations. The second part of this work focuses on the transmitter side of communication systems. For this part, Doherty Power Amplifier (DPA) is analyzed as an efficiency enhancement technique for PAs. A modified architecture is proposed to have wider bandwidth and higher efficiency. In the proposed design, the quarter-wave impedance inverter was eliminated. The input and the output of the main and peak amplifiers are matched to the load directly. Additionally, the input and output matching networks are realized only using distributed elements. The selected transistor for this design is a 10 W Gallium Nitride (GaN). The fabricated amplifier operates at the center frequency of 2 GHz and provides 40% fractional bandwidth, 54% of maximum power-added efficiency, and 12.5 dB or better small-signal gain. The design is showing promising results to be a good candidate for better-performing transmitters over the L- and S- band

HIGH PERFORMANCE CMOS WIDE-BAND RF FRONT-END WITH SUBTHRESHOLD OUT OF BAND SENSING

In future, the radar/satellite wireless communication devices must support multiple standards and should be designed in the form of system-on-chip (SoC) so that a significant reduction happen on cost, area, pins, and power etc. However, in such device, the design of a fully on-chip CMOS wideband receiver front-end that can process several radar/satellite signal simultaneously becomes a multifold complex problem. Further, the inherent high-power out-of-band (OB) blockers in radio spectrum will make the receiver more non-linear, even sometimes saturate the receiver. Therefore, the proper blocker rejection techniques need to be incorporated. The primary focus of this research work is the development of a CMOS high-performance low noise wideband receiver architecture with a subthreshold out of band sensing receiver. Further, the various reconfigurable mixer architectures are proposed for performance adaptability of a wideband receiver for incoming standards. Firstly, a high-performance low- noise bandwidthenhanced fully differential receiver is proposed. The receiver composed of a composite transistor pair noise canceled low noise amplifier (LNA), multi-gate-transistor (MGTR) trans-conductor amplifier, and passive switching quad followed by Tow Thomas bi-quad second order filter based tarns-impedance amplifier. An inductive degenerative technique with low-VT CMOS architecture in LNA helps to improve the bandwidth and noise figure of the receiver. The full receiver system is designed in UMC 65nm CMOS technology and measured. The packaged LNA provides a power gain 12dB (including buffer) with a 3dB bandwidth of 0.3G – 3G, noise figure of 1.8 dB having a power consumption of 18.75mW with an active area of 1.2mm*1mm. The measured receiver shows 37dB gain at 5MHz IF frequency with 1.85dB noise figure and IIP3 of +6dBm, occupies 2mm*1.2mm area with 44.5mW of power consumption. Secondly, a 3GHz-5GHz auxiliary subthreshold receiver is proposed to estimate the out of blocker power. As a redundant block in the system, the cost and power minimization of the auxiliary receiver are achieved via subthreshold circuit design techniques and implementing the design in higher technology node (180nm CMOS). The packaged auxiliary receiver gives a voltage gain of 20dB gain, the noise figure of 8.9dB noise figure, IIP3 of -10dBm and 2G-5GHz bandwidth with 3.02mW power consumption. As per the knowledge, the measured results of proposed main-high-performancereceiver and auxiliary-subthreshold-receiver are best in state of art design. Finally, the various viii reconfigurable mixers architectures are proposed to reconfigure the main-receiver performance according to the requirement of the selected communication standard. The down conversion mixers configurability are in the form of active/passive and Input (RF) and output (IF) bandwidth reconfigurability. All designs are simulated in 65nm CMOS technology. To validate the concept, the active/ passive reconfigurable mixer configuration is fabricated and measured. Measured result shows a conversion gain of 29.2 dB and 25.5 dB, noise figure of 7.7 dB and 10.2 dB, IIP3 of -11.9 dBm and 6.5 dBm in active and passive mode respectively. It consumes a power 9.24mW and 9.36mW in passive and active case with a bandwidth of 1 to 5.5 GHz and 0.5 to 5.1 GHz for active/passive case respectively