Caractérisation électrique de transistors à effet de champ avancés : transistors sans jonctions, sur réseaux de nanotubes de carbone ou sur nanofil en oxyde d'étain

In this dissertation, the electrical characterization of heavily-doped junctionless transistors (JLTs) and individual tin-oxide (SnO2) nanowire field-effect transistors (FETs) and single-walled carbon nanotube (SWCNT) random network thin film transistors (RN-TFTs) are presented in terms of I-V, C-V, low frequency noise (LFN), and low temperature measurement including a numerical simulation, respectively. As a potential emerging candidate for more than Moore, recently developed heavily doped JLTs were studied in low-temperature (77K ~ 350K) with double gate mode to have physical insights of carrier scattering mechanism with account for both the position of flat-band voltage and doping concentration, respectively. Besides, as a nano-scaled bottom-up device, polymethyl methacrylate passivated individual SnO2 nanowire FET was discussed. A large contribution of channel access resistance to carrier mobility and LFN behavior was found as same as in nano-structure devices. Furthermore, various electrical characteristics of percolation dominant N-type SWCNT RN-TFTs were demonstrated by taking into account for I-V, C-V, LFN and a numerical percolation simulation.Les matériaux de faible dimensionnalité, tels que les nanotubes de carbone, le graphène, les nanofils de semi-conducteurs ou d'oxydes métalliques, présentent des propriétés intéressantes telles qu'un rapport surface/ volume important, des mobilités électroniques élevées, des propriétés thermiques et électriques particulières, avec la possibilité de constituer une alternatives à certaines fonctions CMOS ou d'intégrer de nouvelles fonctions comme la récupération d'énergie ou des capteurs. Pour la bio-détection, les nanofils permettent par exemple d'obtenir une grande sensibilité à la présence de biomolécules cibles grâce à la modification de charge qui accompagne leur hybridation sur des biomolécules sondes greffées à la surface du nanofil et au fort couplage électrostatique de cette charge de surface avec le cœur du nanofil. La fabrication de ce type de structure suit différentes voies: une voie dite "top-down" qui est utilisée par la production microélectronique de masse et qui permet un excellent contrôle technologique grâce à l'utilisation d'équipements, notamment de lithographie, extrêmement performants; une seconde voie moins coûteuse mais moins contrôlée dite "bottom-up" dont un exemple répandu est la réalisation de réseaux aléatoires, obtenus par dispersion de nanostructures réalisées directement sous forme 1D par croissance et en général relativement dopés de façon non nécessairement contrôlée. Dans les deux cas, le mécanisme de base est le contrôle électrostatique du canal par effet de champ d'un ensemble (organisé ou non) de nanostructures. Dans cette thèse, trois types de transistors différents sont explorées ; des transistors à nanofils SnO2, des réseaux aléatoires de nanotubes de carbone, des transistors à nanofil à canal uniformément dopé, dits "junctionless transistors" ou JLTs). Par rapport à la configuration classique d'un transistor MOS à inversion, le contrôle demande en général à être reconsidéré pour tenir compte des spécificités de ce type de structures: topologie du canal, isolants non standards (résines), effets de percolation dans les réseaux désordonné, contrôle électrostatique dans les nanofils fortement dopés, rôle crucial des états d'interface. Le travail s'appuie sur (i) une caractérisation approfondie de ces composants en statique (contrôle du courant), en petit signal (contrôle de la charge) et en bruit (pièges et états d'interfaces), (ii) une analyse critique des méthodologies d'extraction de paramètres et des modèles utilisés pour analyser ce fonctionnement avec dans certains cas l'appui de simulations et (iii) le développement, lorsque cela s'avère nécessaire, de nouvelles méthodologies d'extraction

Caractérisation, mécanismes et applications mémoire des transistors avancés sur SOI

Ce travail présente les principaux résultats obtenus avec une large gamme de dispositifs SOI avancés, candidats très prometteurs pour les futurs générations de transistors MOSFETs. Leurs propriétés électriques ont été analysées par des mesures systématiques, agrémentées par des modèles analytiques et/ou des simulations numériques. Nous avons également proposé une utilisation originale de dispositifs FinFETs fabriqués sur ONO enterré en fonctionnalisant le ONO à des fins d'application mémoire non volatile, volatile et unifiées. Après une introduction sur l'état de l'art des dispositifs avancés en technologie SOI, le deuxième chapitre a été consacré à la caractérisation détaillée des propriétés de dispositifs SOI planaires ultra- mince (épaisseur en dessous de 7 nm) et multi-grille. Nous avons montré l excellent contrôle électrostatique par la grille dans les transistors très courts ainsi que des effets intéressants de transport et de couplage. Une approche similaire a été utilisée pour étudier et comparer des dispositifs FinFETs à double grille et triple grille. Nous avons démontré que la configuration FinFET double grille améliore le couplage avec la grille arrière, phénomène important pour des applications à tension de seuil multiple. Nous avons proposé des modèles originaux expliquant l'effet de couplage 3D et le comportement de la mobilité dans des TFTs nanocristallin ZnO. Nos résultats ont souligné les similitudes et les différences entre les transistors SOI et à base de ZnO. Des mesures à basse température et de nouvelles méthodes d'extraction ont permis d'établir que la mobilité dans le ZnO et la qualité de l'interface ZnO/SiO2 sont remarquables. Cet état de fait ouvre des perspectives intéressantes pour l'utilisation de ce type de matériaux aux applications innovantes de l'électronique flexible. Dans le troisième chapitre, nous nous sommes concentrés sur le comportement de la mobilité dans les dispositifs SOI planaires et FinFET en effectuant des mesures de magnétorésistance à basse température. Nous avons mis en évidence expérimentalement un comportement de mobilité inhabituel (multi-branche) obtenu lorsque deux ou plusieurs canaux coexistent et interagissent. Un autre résultat original concerne l existence et l interprétation de la magnétorésistance géométrique dans les FinFETs.L'utilisation de FinFETs fabriqués sur ONO enterré en tant que mémoire non volatile flash a été proposée dans le quatrième chapitre. Deux mécanismes d'injection de charge ont été étudiés systématiquement. En plus de la démonstration de la pertinence de ce type mémoire en termes de performances (rétention, marge de détection), nous avons mis en évidence un comportement inattendu : l amélioration de la marge de détection pour des dispositifs à canaux courts. Notre concept innovant de FinFlash sur ONO enterré présente plusieurs avantages: (i) opération double-bit et (ii) séparation de la grille de stockage et de l'interface de lecture augmentant la fiabilité et autorisant une miniaturisation plus poussée que des Finflash conventionnels avec grille ONO.Dans le dernier chapitre, nous avons exploré le concept de mémoire unifiée, en combinant les opérations non volatiles et 1T-DRAM par le biais des FinFETs sur ONO enterré. Comme escompté pour les mémoires dites unifiées, le courant transitoire en mode 1T-DRAM dépend des charges non volatiles stockées dans le ONO. D'autre part, nous avons montré que les charges piégées dans le nitrure ne sont pas perturbées par les opérations de programmation et lecture de la 1T-DRAM. Les performances de cette mémoire unifiée multi-bits sont prometteuses et pourront être considérablement améliorées par optimisation technologique de ce dispositif.The evolution of electronic systems and portable devices requires innovation in both circuit design and transistor architecture. During last fifty years, the main issue in MOS transistor has been the gate length scaling down. The reduction of power consumption together with the co-integration of different functions is a more recent avenue. In bulk-Si planar technology, device shrinking seems to arrive at the end due to the multiplication of parasitic effects. The relay has been taken by novel SOI-like device architectures. In this perspective, this manuscript presents the main achievements of our work obtained with a variety of advanced fully depleted SOI MOSFETs, which are very promising candidates for next generation MOSFETs. Their electrical properties have been analyzed by systematic measurements and clarified by analytical models and/or simulations. Ultimately, appropriate applications have been proposed based on their beneficial features.In the first chapter, we briefly addressed the short-channel effects and the diverse technologies to improve device performance. The second chapter was dedicated to the detailed characterization and interesting properties of SOI devices. We have demonstrated excellent gate control and high performance in ultra-thin FD SOI MOSFET. The SCEs are efficiently suppressed by decreasing the body thickness below 7 nm. We have investigated the transport and electrostatic properties as well as the coupling mechanisms. The strong impact of body thickness and temperature range has been outlined. A similar approach was used to investigate and compare vertical double-gate and triple-gate FinFETs. DG FinFETs show enhanced coupling to back-gate bias which is applicable and suitable for dynamic threshold voltage tuning. We have proposed original models explaining the 3D coupling effect in FinFETs and the mobility behavior in ZnO TFTs. Our results pointed on the similarities and differences in SOI and ZnO transistors. According to our low-temperature measurements and new promoted extraction methods, the mobility in ZnO and the quality of ZnO/SiO2 interface are respectable, enabling innovating applications in flexible, transparent and power electronics. In the third chapter, we focused on the mobility behavior in planar SOI and FinFET devices by performing low-temperature magnetoresistance measurements. Unusual mobility curve with multi-branch aspect were obtained when two or more channels coexist and interplay. Another original result in the existence of the geometrical magnetoresistance in triple-gate and even double-gate FinFETs.The operation of a flash memory in FinFETs with ONO buried layer was explored in the forth chapter. Two charge injection mechanisms were proposed and systematically investigated. We have discussed the role of device geometry and temperature. Our novel ONO FinFlash concept has several distinct advantages: double-bit operation, separation of storage medium and reading interface, reliability and scalability. In the final chapter, we explored the avenue of unified memory, by combining nonvolatile and 1T-DRAM operations in a single transistor. The key result is that the transient current, relevant for 1T-DRAM operation, depends on the nonvolatile charges stored in the nitride buried layer. On the other hand, the trapped charges are not disturbed by the 1T-DRAM operation. Our experimental data offers the proof-of-concept for such advanced memory. The performance of the unified/multi-bit memory is already decent but will greatly improve in the coming years by processing dedicated devices.SAVOIE-SCD - Bib.électronique (730659901) / SudocGRENOBLE1/INP-Bib.électronique (384210012) / SudocGRENOBLE2/3-Bib.électronique (384219901) / SudocSudocFranceF