36 research outputs found

    EinfĂĽhrung in z/OS

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    JTEC Panel report on electronic manufacturing and packaging in Japan

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    This report summarizes the status of electronic manufacturing and packaging technology in Japan in comparison to that in the United States, and its impact on competition in electronic manufacturing in general. In addition to electronic manufacturing technologies, the report covers technology and manufacturing infrastructure, electronics manufacturing and assembly, quality assurance and reliability in the Japanese electronics industry, and successful product realization strategies. The panel found that Japan leads the United States in almost every electronics packaging technology. Japan clearly has achieved a strategic advantage in electronics production and process technologies. Panel members believe that Japanese competitors could be leading U.S. firms by as much as a decade in some electronics process technologies

    Research & Technology Report Goddard Space Flight Center

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    The main theme of this edition of the annual Research and Technology Report is Mission Operations and Data Systems. Shifting from centralized to distributed mission operations, and from human interactive operations to highly automated operations is reported. The following aspects are addressed: Mission planning and operations; TDRSS, Positioning Systems, and orbit determination; hardware and software associated with Ground System and Networks; data processing and analysis; and World Wide Web. Flight projects are described along with the achievements in space sciences and earth sciences. Spacecraft subsystems, cryogenic developments, and new tools and capabilities are also discussed

    Research and Technology Report. Goddard Space Flight Center

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    This issue of Goddard Space Flight Center's annual report highlights the importance of mission operations and data systems covering mission planning and operations; TDRSS, positioning systems, and orbit determination; ground system and networks, hardware and software; data processing and analysis; and World Wide Web use. The report also includes flight projects, space sciences, Earth system science, and engineering and materials

    Fragilisation des brasures d'interconnexions pour la reprise de puces microélectroniques.

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    Avec l’avènement des nouvelles technologies et la demande croissante en équipements toujours plus performants, on assiste de plus en plus à la miniaturisation et la complexification des dispositifs microélectroniques (lois de Moore). Cette miniaturisation passe par l’optimisation des modes d’assemblages de composants permettant la densification et l’intégration de puces de fonctionnalités diverses dans un même module. Toutefois, la complexité de ces dispositifs – dits d’intégration hétérogène – introduit un réel besoin d’un procédé de reprise de puces pour la réparation de potentielles défectuosités induites lors de leur assemblage. Les procédés actuels de reprise de puces microélectroniques utilisent des méthodes thermiques pour ramollir (~ 200°C) les brasures d’interconnexions afin de retirer la puce défectueuse, et ce au risque d’endommager le substrat organique thermosensible ou les bonnes puces adjacentes. De plus, ces procédés traditionnels ont montré leurs limites lorsqu’il s’agit de puces à interconnexions à pas fins où les interconnexions possèdent une plus grande quantité de composés intermétalliques (IMC) ayant un point de fusion très élevé (~ 400°C). Il devient donc important de mettre sur pied des procédés alternatifs de reprises de puces défectueuses qui seraient compatibles avec les nouvelles générations de puces microélectroniques à densité élevé d’interconnexions (ex. interconnexions à pas fins ou ultrafins). À cette fin, cette thèse développe une nouvelle méthode de séparation de brasures d’interconnexions à plus faible température (< 100°C) qui exploite un des modes de défaillance connus des métaux solides (la fragilisation par métal liquide (FML)) pour faciliter le retrait de la puce défectueuse. La FML est le phénomène qui définit la perte de ductilité (ou une dégradation des propriétés mécaniques) d’un métal solide lorsqu’il est au contact d’un métal liquide donné. Les résultats obtenus dans cette thèse ont permis de confirmer la fragilisation de l’alliage de brasure étain-argent-cuivre (SAC) par le gallium (Ga) liquide, et une analyse complète de l’évolution de la microstructure des brasures SAC a permis d’établir le modèle de fragilisation en présence. La cinétique de diffusion du Ga liquide dans les brasures d’interconnexions a été établie et s’est avérée être en accord avec les mécanismes de fragilisation mis en jeu lors de l’exposition des brasures d’interconnexions au Ga liquide. De plus, la particularité des puces Flip-Chip – où les brasures sont inaccessibles individuellement et confinées dans un gap – a motivé la création d’émulsions à base de Ga liquide. L’optimisation de l’action capillaire du Ga liquide dans le gap et de son adhérence sur la surface des brasures a permis d’effectuer avec succès le retrait d’une puce Flip-Chip avec une réduction (de plus de 50%) de sa résistance mécanique et aucun résidu de Ga restant sur le module. Une étude préliminaire de l’action du Ga liquide sur les métallisations sous-jacentes des brasures a permis de démontrer le risque minimal de la méthode sur la fiabilité du module final (pour des substrats avec contacts en cuivre renforcé d’une finition de surface au nickel). Finalement, les résultats présentés dans cette thèse démontrent la faisabilité de l’utilisation de la fragilisation des brasures d’interconnexions comme base d’un nouveau procédé de reprise de puces microélectroniques à faible température

    High performance computing and communications: FY 1995 implementation plan

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    Software and hardware methods for memory access latency reduction on ILP processors

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    While microprocessors have doubled their speed every 18 months, performance improvement of memory systems has continued to lag behind. to address the speed gap between CPU and memory, a standard multi-level caching organization has been built for fast data accesses before the data have to be accessed in DRAM core. The existence of these caches in a computer system, such as L1, L2, L3, and DRAM row buffers, does not mean that data locality will be automatically exploited. The effective use of the memory hierarchy mainly depends on how data are allocated and how memory accesses are scheduled. In this dissertation, we propose several novel software and hardware techniques to effectively exploit the data locality and to significantly reduce memory access latency.;We first presented a case study at the application level that reconstructs memory-intensive programs by utilizing program-specific knowledge. The problem of bit-reversals, a set of data reordering operations extensively used in scientific computing program such as FFT, and an application with a special data access pattern that can cause severe cache conflicts, is identified in this study. We have proposed several software methods, including padding and blocking, to restructure the program to reduce those conflicts. Our methods outperform existing ones on both uniprocessor and multiprocessor systems.;The access latency to DRAM core has become increasingly long relative to CPU speed, causing memory accesses to be an execution bottleneck. In order to reduce the frequency of DRAM core accesses to effectively shorten the overall memory access latency, we have conducted three studies at this level of memory hierarchy. First, motivated by our evaluation of DRAM row buffer\u27s performance roles and our findings of the reasons of its access conflicts, we propose a simple and effective memory interleaving scheme to reduce or even eliminate row buffer conflicts. Second, we propose a fine-grain priority scheduling scheme to reorder the sequence of data accesses on multi-channel memory systems, effectively exploiting the available bus bandwidth and access concurrency. In the final part of the dissertation, we first evaluate the design of cached DRAM and its organization alternatives associated with ILP processors. We then propose a new memory hierarchy integration that uses cached DRAM to construct a very large off-chip cache. We show that this structure outperforms a standard memory system with an off-level L3 cache for memory-intensive applications.;Memory access latency has become a major performance bottleneck for memory-intensive applications. as long as DRAM technology remains its most cost-effective position for making main memory, the memory performance problem will continue to exist. The studies conducted in this dissertation attempt to address this important issue. Our proposed software and hardware schemes are effective and applicable, which can be directly used in real-world memory system designs and implementations. Our studies also provide guidance for application programmers to understand memory performance implications, and for system architects to optimize memory hierarchies
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