Análise de Timing funcional de circuitos VLSI contendo portas complexas

Este artigo apresenta um conjunto de modelos e procedimentos que permitem a análise de timing funcional de circuitos que contenham portas complexas. Inicialmente, é apresentada uma revisão dos modelos computacionais e dos algoritmos utilizados na análise de timing de circuitos VLSI. A seguir, é proposta uma taxonomia que permite classificar os algoritmos de análise de timing funcional existentes segundo o número de caminhos simultaneamente tratados e segundo o método utilizado para testar a sensibilização dos caminhos. Finalmente, a análise de timing funcional de circuitos que contenham portas complexas e abordada.This article presents a set of models and procedures for performing functional timing analysis of circuits containing complex gates. Initially, a review on computational models and algorithms for timing analysis is presented. After then, it is proposed a new taxonomy for classifying the existing functional timing analysis algorithms. Such taxonomy classifies the algorithms according to the number of paths simultaneously treated and according to the method used for testing path sensitizability. Finally, the functional timing analysis of circuits containing complex gates is addressed

Utilização de aritmética bit-serial para redução de consumo de energia.

Hoje, uma das maiores preocupações, senão a maior, da indústria de semicondutores é o desenvolvimento de chips com baixo consumo de energia. Existem vários fenômenos físicos causadores de consumo de energia em circuitos CMOS e várias técnicas que reduzem o consumo de energia de um chip. O objetivo principal desta pesquisa de mestrado foi investigar o quanto o consumo de energia estática em circuitos CMOS pode ser reduzido por meio do emprego de aritmética bit-serial em substituição à aritmética bit-paralela. A pesquisa está focada em circuitos construídos a partir de standard cells (células padrão), com aplicação em processamento de sinais, e para os quais o principal requisito não é o alto desempenho computacional, mas o baixo consumo de energia. A metodologia foi aplicada em um estudo de caso, utilizando-se para isto, simulações com o IP core SPVR. O SPVR é um verificador de identidade vocal implementado em um circuito dedicado capaz de ter desempenho suficiente para funcionar em tempo real, mesmo empregando um sinal de clock lento. Foi constatado na pesquisa, que o uso de aritmética bit-serial, em termos de diminuição de consumo estático, é vantajoso para somadores e circuitos de pequena complexidade. Porém, para sistemas de maior complexidade, esta substituição só é vantajosa em situações específicas de grande número de operações aritméticas e baixo uso de armazenamento em registradores paralelos. No caso inverso, as vantagens se perdem, porque embora haja diminuição de consumo estático, há um crescimento muito grande de consumo dinâmico.Today, one of the biggest concerns, if not the largest, for the semiconductor industry is the development of chips with low power consumption. There are several physical phenomena that cause power consumption in CMOS circuits and various techniques that reduce the energy consumption of a chip. The main objective of this masters research was to investigate how the static power consumption in CMOS circuits can be reduced through the use of bit-serial arithmetic in place of bit-parallel arithmetic. The research is focused on circuits built from standard cells, with application to signal processing, and for which the main requirement is not the high computing performance, but the low power consumption. The methodology was applied in a case study, using for this, simulations with the SPVR IP core. The SPVR is a vocal identity checker implemented in a dedicated circuit able to have enough performance to run in real time, even employing a slow clock signal. It has been found in research that the use of bit-serial arithmetic, in terms of reduction of static consumption, is advantageous to adders and small circuit complexity. However, for more complex systems, this substitution is only advantageous in specific situations of large number of arithmetic operations and low storage usage in parallel registers. In the reverse case, the advantages are lost, because although there are static consumption decrease, there is a very large dynamic consumption growth

Plaeser - plataforma de emulação de soft errors visando a análise experimental de técnicas de tolerância a falhas: uma prototipação rápida utilizando FPGAs

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia ElétricaO constante avanço na fabricação de circuitos integrados com a miniaturização da tecnologia, o aumento da frequência de operação e a diminuição da tensão de alimentação fazem deles cada vez mais sensíveis à radiação. A preocupação com a sensibilidade de circuitos integrados não é mais restrita a projetos de aplicações espaciais onde o ambiente é mais hostil quanto à radiação. Circuitos fabricados com tecnologias em escala nanométrica são potencialmente sensíveis a partículas que se encontram na atmosfera terrestre e até no nível do mar. A importância da tolerância a falhas em semicondutores existe desde quando anomalias foram observadas no comportamento de dispositivos operando no espaço. A larga presença de circuitos integrados em diversas áreas do nosso cotidiano faz com que técnicas de tolerância a falhas ganhem importância também para aplicações terrestres. Desse modo, formas eficientes de avaliação dessas técnicas de tolerância a falhas são essenciais para lidar com essa demanda. É importante que essa avaliação possa ser realizada em etapas iniciais do projeto de circuitos integrados tolerantes à radiação de forma a reduzir o custo com locação de instalações que utilizam equipamentos de radiação induzida para verificação. Nesse contexto, o trabalho de dissertação apresenta um estudo sobre diferentes técnicas de injeção de falhas. Além do estudo, foi desenvolvida uma plataforma de emulação de soft errors (PLAESER) visando a análise experimental de técnicas de tolerância a falhas. A plataforma PLAESER provê suporte ao fluxo proposto para avaliação de técnicas de tolerância a falhas em fase inicial do projeto de circuitos robustos através da prototipação rápida em FPGAs. Os resultados obtidos com os casos de teste utilizados procuram mostrar o emprego do fluxo proposto para análise de técnicas de tolerância a falhas.The continuous improvements in the integrated circuits manufacture process considering the miniaturization of technology, increase of clock frequencies and limitation of power supply, make them more susceptible to radiation. The concern with circuit sensitivity is no longer restricted to space applications, in harsh environment. Integrated circuits manufactured with nanometric technologies are potentially sensitive to particles present in the atmosphere and also at the sea level. Fault tolerance strategies applied to semiconductors have been around since upsets were first experienced in space applications. The large usage of integrated circuits in several areas of everyday life makes fault tolerance techniques important also for terrestrial applications. Therefore, efficient hardness evaluation solutions are essential to deal with this demand. Such evaluation is important and should be performed earlier in hardened integrated circuit designs in order to reduce costs with rental of radiation facilities. In this context, this work presents a evaluation of different fault injection techniques. Moreover, a soft error emulation platform (PLAESER) has been developed in order to analyze fault tolerance techniques experimentally. PLEASER gives support to the flow proposed to evaluate fault tolerance techniques earlier in hardened circuit designs through rapid prototyping. The results obtained with the selected test cases show the employment of the proposed flow to analyze fault tolerance techniques

Arquitecturas reconfiguráveis para problemas de optimização combinatória

Os problemas combinatórios têm uma gama extremamente ampla de aplicações numa variedade de áreas de engenharia, incluindo teste de circuitos electrónicos, reconhecimento de padrões, síntese lógica, etc. Muitos dos problemas de interesse pertencem às classes NP-hard e NP-complete, o que implica que os algoritmos relevantes têm no pior caso complexidade exponencial. Este facto impede a solução de muitos problemas práticos com a ajuda de computadores convencionais. As implementações em circuitos integrados específicos também não são viáveis, em particular por causa da própria heterogeneidade dos problemas combinatórios. Uma solução alternativa consiste no uso de dispositivos reconfiguráveis que podem ser personalizados para um algoritmo específico e reutilizados para outros algoritmos via uma simples reprogramação da sua estrutura interna. As implementações baseadas em hardware reconfigurável permitem optimizar a execução dos algoritmos relevantes com a ajuda de técnicas tais como processamento paralelo, unidades funcionais personalizadas, etc. Tais implementações possibilitam conter o efeito de crescimento exponencial do tempo de computação, permitindo deste modo a solução de problemas combinatórios complexos. Recentemente foram desenvolvidos vários sistemas reconfiguráveis destinados a resolver problemas combinatórios. Estes são principalmente baseados na ideia de hardware específico para a instância, em que para cada instância do problema é gerado um circuito particular. Nesta tese exploramos duas abordagens alternativas. A primeira é orientada para o domínio e permite processar uma variedade de problemas da área da computação combinatória. Para tal é projectado e implementado um processador combinatório reconfigurável e são desenvolvidos métodos e ferramentas que asseguram a sua reconfiguração dinâmica parcial. A segunda abordagem é orientada para a aplicação e é destinada a resolver um problema combinatório específico. Em particular, é proposta uma arquitectura inovadora para a solução do problema de satisfação booleana com a ajuda de uma combinação de software e de hardware reconfigurável. A técnica adoptada elimina a compilação de hardware específica à instância e permite processar problemas que excedem os recursos lógicos disponíveis. São também exploradas as possibilidades de implementação em hardware reconfigurável de estratégias evolutivas para o caso do problema do caixeiro viajante. Esta tese estende o domínio de aplicação da computação reconfigurável ao demonstrar que esta é capaz de acelerar algoritmos com fluxos de controlo complexos.Combinatorial problems have an extremely wide range of practical applications in a variety of engineering areas, including the testing of electronic circuits, pattern recognition, logic synthesis, etc. Many of the problems of interest belong to the classes NP-hard and NP-complete, which implies that the relevant algorithms have an exponential worst-case complexity. This fact precludes the solution of many practical problems with conventional computers. ASIC-based implementations are also not viable, in particular because of the inherent heterogeneity of combinatorial problems. Reconfigurable devices offer an alternative solution, which can be customized to the requirements of a specific algorithm and reutilized for other algorithms via a simple reprogramming of their internal structure. Implementations based on reconfigurable hardware permit the execution of the relevant algorithms to be optimized with the aid of such techniques as parallel processing, personalized functional units, etc. Such implementations allow the effect of exponential growth in the computation time to be delayed, thus enabling more complex problem instances to be solved. Recently, a few reconfigurable engines for combinatorial problems have been developed. They are mainly based on the idea of instance-specific hardware, which assumes that a particular circuit is generated for each problem instance. In this thesis we explore two alternative approaches. The first, domain-specific, approach enables a variety of problems in the area of combinatorial computation to be addressed. For this purpose, a reconfigurable combinatorial processor has been designed and implemented and a number of methods and tools that support its partial dynamic reconfiguration have been developed. The second, application-specific, approach is oriented towards solving individual combinatorial problems. In particular, a novel architecture is proposed for solving the Boolean satisfiability problem with the aid of software and reconfigurable hardware. The adopted technique avoids instance-specific hardware compilation and permits problems that exceed the available logic resources to be solved. The possibility of implementing evolutionary strategies for the traveling salesman problem in reconfigurable hardware is also explored. This thesis extends the application domain of reconfigurable computing by demonstrating that it is effective in accelerating algorithms with complex control flows

QRS complex detection in cardiac signals using FPGA

Orientador: Euripedes Guilherme de Oliveira NobregaDissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia MecanicaResumo: O eletrocardiograma (ECG) é uma ferramenta utilizada para o diagnóstico de cardiopatias e outras doenças. Este trabalho tem como objetivo a detecção do complexo QRS, com foco na onda R, que representa a contração dos ventrículos. Para isso, são apresentadas duas técnicas de processamento do sinal de ECG. A primeira utiliza o algoritmo proposto por Pan & Tompkins que consiste em um banco de filtros digitais. A segunda faz uso da transformada wavelet discreta, que permite a localização de características de sinais tanto no tempo quanto na frequência. É apresentado um comparativo da eficácia dos dois algoritmos com base na sua implementação através de FPGA, utilizando dois métodos, o processamento serial em microcontrolador programado em C e o paralelo inteiramente em VHDL, com o intuito de comparar os tempos de processamento. Os resultados sugerem que trabalhos futuros poderão ser baseados na investigação de outras famílias wavelets para a detecção do complexo QRS em sinais de ECG, bem como explorar outros métodos de implementação de filtros em FPGA.Abstract: The electrocardiogram (ECG) is a tool used for diagnosis of diseases related to the heart. This work has the purpose of detecting QRS complex, focusing on the R wave, which represents the ventricles'contraction. It is presented two techniques of processing ECG signals. The first uses Pan & Tompkins algorithm based on digital filtering. The second uses the discrete wavelet transform, which represents the characteristics of the signal simultaneously in time and frequency. It is presented a comparison of the efficacy of both algorithms, which are implemented in FPGA, using serial processing based on a C programmed microcontroller, and parallel processing entirely in VHDL, with the purpose of comparing the time of processing. The results suggest that future work can be based on the investigation of other wavelets family for detecting QRS complex in ECG signals and other methods of implementing filters in FPGA.MestradoMecanica dos Sólidos e Projeto MecanicoMestre em Engenharia Mecânic

Experimentos em síntese de alto nível orientada à minimização de área e potência

O desenvolvimento de CIs complexos representa alto custo de engenharia devido à quantidade de horas consumidas em projeto. O projeto e a fabricação de “Application Specific Integrated Circuits” (ASIC) foi impulsionada pelo advento das Linguagens de Descrição de Hardware (HDL) e de ferramentas de síntese lógica. Entretanto, devido à crescente demanda por CIs, mesmo os ganhos em produtividade obtidos ao utilizar HDL já não são suficientes, abrindo espaço para adoção de High Level Sinthesys (HLS), uma vez que sua adoção representa grandes ganhos em tempo de desenvolvimento (COMPANHIA4HLS, 2018). Este trabalho trata de técnicas de otimização de área e de redução de consumo elétrico, visando a implementação em FPGA e CMOS Standard Cells. São revisadas técnicas como clock gating, power gating e frequency scaling juntamente com as principais técnicas destinadas à redução de área, sendo abordado o compartilhamento de recursos de hardware e uso de módulos/núcleos especializados de alta performance. A pesquisa desta Dissertação é direcionada à aplicação destes conceitos em exploração de ferramentas HLS acadêmicas e comerciais, realizando comparação entre os resultados obtidos através de HLS e codificação manual diretamente em HDL. Para base de comparação, são selecionados 3 grupos de circuitos: uma ULA 16 bits, filtros de Resposta ao Impulso Finita (FIR) de 40 e 120 estágios (“taps”) e um processador Very Long Instruction Word (VLIW). Através da inserção de diretivas (pragmas), é possível guiar a ferramenta HLS em determinada direção, seja para aumento de desempenho ou para redução de área. São adotadas neste trabalho técnicas de “Design Space Exploration” (DSE), realizando testes iterativos de modo a buscar o melhor conjunto de diretivas possível para guiar a HLS. Neste contexto, este trabalho apresenta os resultados de exploração do uso de ferramentas HLS através de uma perspectiva orientada ao baixo consumo e à redução de área para FPGAs e Standard Cell mediante adoção de DSE. Comparações entre os resultados são realizadas, utilizando uma normalização por custo de implementação lógica para diferentes alvos tecnologias (FPGAs ou std-cell). Verificou-se que as ferramentas destinadas a FPGAs apresentam ganhos em consumo elétrico por operação e área apenas em circuitos de menor complexidade, sendo que ferramentas de HLS destinadas às Standard Cells representam boas oportunidades, rivalizando com resultados obtidos em codificação manual.The development of complex integrated circuits carries a high non-recurring engineering cost, due to the number of man-hours spent in the design phase. The design and fabrication of digital Application Specific Integrated Circuits (ASIC) was facilitated by the introduction of Hardware Description Languages (HDL) and logic synthesis tools. However, a growing demand for more complex ICs makes the productivity gains enabled by HDL and logic synthesis not sufficient, which opens up for the adoption of High Level Synthesys (HLS). This work deals with design optimization techniques targeting both power and area, with implementation in FPGAs or CMOS Standard-Cells. Techniques like clock gating, power gating, and frequency scaling, together with the main techniques for area reduction, are initially reviewed. The issues of hardware resource sharing and the use of specialized hardware blocks/modules of high performance are also dealt with. The research in this M.Sc. Thesis targets the application of these concepts in the exploration of both academic and comercial HLS tools available in the Market, comparing the results obtained through HLS with results obtained from manual (man-made) coding directly in HDL. Three groups of circuits are selected here for comparisons: one 16-bit ALU, digital finite impulse response (FIR) filters with 40 and 120 stages (taps), and a VLIW (very long instruction word) processor. This work shows that the insertion of HLS compiling directives (pragmas) it is possible to guide the HLS tool for increase the IC performance or reduce his hardware area. Design space exploration (DSE) techniques are adopted in this work, performing iterative tests aiming at the best possible solution set (i.e. the set of directives). In this context, the results of DSE are presented in this work, using 3 different HLS tools to synthesize specific test circuits. The goal is set in the DSE is to reduce power and area in FPGAs and CMOS Standard Cells.. Comparisons are presented between the results from different tools, using the normalization of cost in terms of hardware area and power dissipation for each implementation target (FPGAs or std-cells). It was verified that the tools destined to FPGAs present gains in power consumption by operation and area only in circuits of less complexity, and the tools destined to std-cell represent good opportunities, rivaling with results obtained in manual codification

Desenvolvimento de um sistema em chip de processamento online para manutenção inteligente

Estratégias de monitoramento, baseadas na análise da condição de equipamentos utilizando ferramentas de processamento digital de sinais, inteligência artificial e tolerância a falhas, tornam-se cada vez mais necessárias nos processos industriais. As técnicas de manutenção inteligente conferem confiabilidade, disponibilidade e eficácia, e são estudadas, neste trabalho, no atual estado da arte. Porém, grande parte delas utiliza medidas com estados e parâmetros do processo que são dispendiosas e envolvem elevado tempo de amostragem e análise. O objetivo deste trabalho é desenvolver um novo sistema capaz de estimar a condição de saúde de um equipamento a partir das leituras de vibração e torque de sensores, e assim, viabilizar a detecção, predição e identificação de falhas online em atuadores elétricos utilizados em linhas de transporte de petróleo e/ou derivados. Para isso, foi desenvolvida uma técnica que, por meio de um dispositivo computacional, possibilita monitorar, considerando ruído e, de forma interativa, as variações dos parâmetros de um processo físico, tais como: falhas abruptas, incipientes e intermitentes. Isso corresponde às atividades de detecção, identificação de falhas e previsões sobre possíveis problemas que venham a surgir em consequência de pequenos desvios do comportamento normal do sistema. A metodologia empregada é baseada na estrutura do modelo Open Systems Architecture for Condition-Based Maintenance (OSA-CBM), que permite atuar nas seguintes camadas: 1) Aquisição de dados; 2) Manipulação de dados; 3) Monitoramento das condições; 4) Avaliação da saúde O sistema compreende a análise simultânea das propriedades de tempo e frequência do sinal, extração de características e filtragem adaptativa. Uma bancada de testes foi utilizada para reproduzir algumas falhas típicas que podem causar degradação na operação de atuadores fabricados no mercado. O sistema foi denominado Fault Detection System (FDS) e é baseado em técnicas de processamento de sinais que tem como saída um sinal de resíduo ou erro quando na ocorrência de uma falha correspondente nos equipamentos monitorados. A versão em software do sistema foi registrada no Instituto Nacional da Propriedade Industrial (INPI) no "BR 51 2016 000863-6". Uma nova versão para prototipagem em hardware do FDS em conjunto com um bloco auxiliar denominado Fault Detection Index (FDI), que também é proposto neste trabalho, foi desenvolvido na linguagem Verilog e implementado utilizando uma biblioteca Complementary Metal-Oxide-Semiconductor (CMOS) de 90 nm visando baixo consumo de energia ( 654 μW), baixa utilização de área em silício ( 0, 14 mm2) e processamento em tempo real. Os resultados demonstram a eficácia do método de detecção, diagnóstico e identificação de falhas apresentadas em atuadores elétricos empregados para controle de válvulas.Monitoring strategies based on the analysis of equipment condition with information derived from digital signal processing, artificial intelligence and fault tolerance tools become increasingly necessary in industrial process. In this context, intelligent maintenance techniques provide reliability, availability and are being increasingly studied in the current state of the art researches. However, most of them are based on measurements with states and process parameters that are costly and involve high sampling and analysis time. In order to avoid this problem, this work presents a new system capable of estimating the health condition of an equipment from the vibration and torque measurements of sensors, thus enabling online detection, prediction and identification of faults in electric actuators. The developed system represents a technique that, by means of a computational device, allows to monitor the variations of the parameters of a physical process such as abrupt, incipient and intermittent failures. This corresponds to the activities of fault detection, identification and prediction of possible problems that may arise due to minor deviations of the normal behavior state of the system. The methodology is based on the Open Systems Architecture for Condition-Based Maintenance (OSA-CBM) framework, which allows to act in the following layers: 1) Data acquisition; 2) Data manipulation; 3) Condition monitoring; 4) Health assessment. The system comprises the simultaneous analysis of signal time and frequency properties, feature extraction and adaptive filtering A testbench structure has been used to reproduce some typical faults that can cause degradation in the operation of the available commercial actuators. The results show the effectiveness of the method of detection, diagnosis and identification of faults that may occur in electric valves. The system is denominated Fault Detection System (FDS) and it is based on digital signal processing techniques producing a residue signal or error in the occurrence of a corresponding fault in the monitored equipment. A software version of the system was registered with the Instituto Nacional da Propriedade Industrial (INPI) no "BR 51 2016 000863-6". A new version for hardware prototyping of FDS together with the Fault Detection Index (FDI), which is also proposed in this work, was using Ver- ilog language and implemented in a 90 nm Complementary Metal-Oxide-Semiconductor (CMOS) library for low power consumption ( 654 μW), low silicon area utilization ( 0.14 mm2) and real time processing. The results demonstrate the effectiveness of the method of detection, diagnosis and identification of faults present in electric actuators used for controling fluidic valves

Conceção de um tutorial de Iniciação ao co-projeto de Hardware/software

A crescente evolução dos dispositivos contendo circuitos integrados, em especial os FPGAs (Field Programmable Logic Arrays) e atualmente os System on a chip (SoCs) baseados em FPGAs, juntamente com a evolução das ferramentas, tem deixado um espaço entre o lançamento e a produção de materiais didáticos que auxiliem os engenheiros no Co- Projecto de hardware/software a partir dessas tecnologias. Com o intuito de auxiliar na redução desse intervalo temporal, o presente trabalho apresenta o desenvolvimento de documentos (tutoriais) direcionados a duas tecnologias recentes: a ferramenta de desenvolvimento de hardware/software VIVADO; e o SoC Zynq-7000, Z-7010, ambos desenvolvidos pela Xilinx. Os documentos produzidos são baseados num projeto básico totalmente implementado em lógica programável e do mesmo projeto implementado através do processador programável embarcado, para que seja possível avaliar o fluxo de projeto da ferramenta para um projeto totalmente implementado em hardware e o fluxo de projeto para o mesmo projeto implementado numa estrutura de harware/software.The increasing development of devices using integrated circuits, particularly FPGAs (Field Programmable Logic Arrays) and more recently System on a Chip (SoCs) based on FPGAs, along with the development of tools, has left a gap between its release and the production of instructional materials to assist engineers in the Co-Project of hardware/software based on these technologies. Aiming to reduce this gap, this report presents the development of a set of documents (tutorials) directed to two recent technology and development tools: the VIVADO Design Suite; and the SoC Zynq-7000, Z-7010, both developed by Xilinx. These documents are based on a basic structure that allows a simple design example to be completely implemented not only in programmable logic but also using the embedded programmable processor, in order to be possible to evaluate and compare the design flow of a project fully implemented in hardware and the design flow of the same project implemented using a hardware/software approach

Circuito de demonstração de FPAA com infraestruturas IEEE1149.4

Nos últimos anos, tornou-se notável o grande avanço na tecnologia, e com este surgiram novos equipamentos que tornaram a vida dos utilizadores mais facilitada. Cada equipamento teve uma evolução progressiva, notando-se uma diminuição dos componentes constituintes e cada equipamento, de forma a torná-lo mais leve, mais pequeno e com as mesmas funcionalidades. Com este avanço tecnológico, a procura por equipamentos novos aumentou, fazendo com que empresas de desenvolvimento tornassem a produção mais rápida e eficaz. Para tal a realização de testes a lotes ou a equipamentos individuais, tornou-se um papel fundamental para que o equipamento fosse entregue ao cliente pronto para utilização. Sendo o encapsulamento dos componentes cada vez mais pequeno, a realização de testes em produtos finais começou a tornar-se um problema, devido à dificuldade de acesso físico a pontos estratégicos de teste. Para tal foram desenvolvidas infraestruturas normalizadas capazes de ajudar na depuração de cada um dos equipamentos sem acesso direto aos pinos, das quais se pode destacar a norma IEEE1149.1 a nível digital e a IEEE1149.4, sendo esta baseada na norma anterior, mas com extensão para o domínio dos circuitos analógicos e mistos. Os dispositivos reconfiguráveis têm tornado possível a evolução de equipamentos mais pequenos, permitindo criar diversos circuitos no seu interior através de programação. Ao longo do tempo tem-se deparado que os dispositivos reconfiguráveis têm evoluído maioritariamente através da eletrónica com a utilização de Field-Programmable Gate Array (FPGA). O sucesso destes circuitos no domínio digital teve reflexo também no domínio analógico, os quais assumem especial importância, sendo denominados por FieldProgrammable Analog Arrays (FPAAs). Presentemente os dispositivos FPGA’s já incluem meios, frequentemente baseados na infraestrutura IEEE1149.1, que permitem a realização de um conjunto importante de operações de depuração do circuito. No entanto, as FPAA’s, encontram-se desprovidas desses meios, estando as operações de depuração e/ou teste limitadas às de acesso físico aos pinos antes da respetiva introdução no circuito global. É apenas possível realizar uma simulação de forma a perceber o possível estado do sistema, sendo necessário o acesso direto aos pinos para validar que o sistema funciona tal como foi configurada. Dado que uma parte importante do sucesso da infraestrutura IEEE1149.1 se deveu às suas características notáveis para apoiar operações de depuração em circuitos digitais, vale a pena analisar de que modo é que a infraestrutura IEEE1149.4 poderá apoiar as mesmas operações no domínio analógico. Desta forma, para criar um mecanismo de verificação funcional, realiza-se a interligação entre as FPAA’s e os dispositivos que implementem a infraestrutura IEEE1149.4. Para alargar o interesse pelo desenvolvimento de aplicações com utilização de FPAA’s, sem necessidade de utilização de uma placa de desenvolvimento, foram desenvolvidos meios de apoio ao ensino. Assim, a aproximação do aluno ao projeto para configuração de uma ou várias FPAA’s, com utilização de um microcontrolador externo, será mais facilitada. No presente trabalho, desenvolve-se uma solução capaz de tornar as FPAA’s acessíveis através de um único ponto para controlo e observação do sistema, sem necessidade de acesso direto aos pinos, facilitando-se assim as tarefas de teste e/ou depuração.In the last years, it has become remarkable the great advance in technology, and with this one emerged new equipment that made life of users easier. Each equipment had a progressive evolution, noting a decrease of the components that constitute each equipment, in order to make it lighter, smaller and with the same features. With this technological advancement, the demand for new equipment increased, causing that development companies made production more fast and efficient. For such a testing of batches or individual equipment, it has become a major role so that the equipment was delivered to the customer ready for use. As the package of the components became smaller, making tests in final products started becoming a problem, due to difficulty of access to strategic points of test. For such standard infrastructure were developed, capable of helping in the debugging of each of the equipment without direct access to pinout, of which we can highlight the norm IEEE1149.1 in digital level and the IEEE1149.4, being this one based on the previous norm, but extending to the domain of the analog and mixed circuits. Reconfigurable devices are making possible the evolution of smaller devices, allowing to create several circuits inside each one by programming. Over time it has noted that reconfigurable devices have evolved mainly through the electronics with the use of FieldProgrammable Gate Array (FPGA). The success of these circuits in the digital domain was also reflected in the analog domain which takes special importance, being called by FieldProgrammable Analog Arrays (FPAA). Nowadays the FPGA’s devices already include means, often based on IEEE1149.4 infrastructure, that allow the realization of an important set of circuit debugging operations. However, the FPAA’s are devoid of such means, being the debug operations and/or test limited to physical access to pinout before the introduction into the global circuit. Is possible only to carry out a simulation in order to understand the possible system state, requiring direct access to pinout to validate that the system works as it was configured. As an important part of the success of IEEE1149.1 infrastructure was due to its notable features to support debug operations in digital circuits, it is worth examining how is that IEEE1149.4 infrastructure may support the same operations in the analog domain. So, to create a functional verification mechanism, is carried out the interconnection between the FPAA's and devices that implement the IEEE1149.4 infrastructure. To extend the interest in developing applications with use of FPAA's, without need to use a development board, means have been developed to support education. So, the approach of the student to the project to configure one or several FPAA's, using an external microcontroller, will be facilitated. In the present work, it is developed a solution capable of making the FPAA’s accessible through a single point for control and observation of the system, without the need of direct access to pinout, thereby facilitating the test task and/or debugging