Time-encoding analog-to-digital converters : bridging the analog gap to advanced digital CMOS? Part 2: architectures and circuits

The scaling of CMOS technology deep into the nanometer range has created challenges for the design of highperformance analog ICs: they remain large in area and power consumption in spite of process scaling. Analog circuits based on time encoding [1], [2], where the signal information is encoded in the waveform transitions instead of its amplitude, have been developed to overcome these issues. While part one of this overview article [3] presented the basic principles of time encoding, this follow-up article describes and compares the main time-encoding architectures for analog-to-digital converters (ADCs) and discusses the corresponding design challenges of the circuit blocks. The focus is on structures that avoid, as much as possible, the use of traditional analog blocks like operational amplifiers (opamps) or comparators but instead use digital circuitry, ring oscillators, flip-flops, counters, an so on. Our overview of the state of the art will show that these circuits can achieve excellent performance. The obvious benefit of this highly digital approach to realizing analog functionality is that the resulting circuits are small in area and more compatible with CMOS process scaling. The approach also allows for the easy integration of these analog functions in systems on chip operating at "digital" supply voltages as low as 1V and lower. A large part of the design process can also be embedded in a standard digital synthesis flow

Ring-oscillator with multiple transconductors for linear analog-to-digital conversion

This paper proposes a new circuit-based approach to mitigate nonlinearity in open-loop ring-oscillator-based analog-to-digital converters (ADCs). The approach consists of driving a current-controlled oscillator (CCO) with several transconductors connected in parallel with different bias conditions. The current injected into the oscillator can then be properly sized to linearize the oscillator, performing the inverse current-to-frequency function. To evaluate the approach, a circuit example has been designed in a 65-nm CMOS process, leading to a more than 3-ENOB enhancement in simulation for a high-swing differential input voltage signal of 800-mVpp, with considerable less complex design and lower power and expected area in comparison to state-of-the-art circuit based solutions. The architecture has also been checked against PVT and mismatch variations, proving to be highly robust, requiring only very simple calibration techniques. The solution is especially suitable for high-bandwidth (tens of MHz) medium-resolution applications (10–12 ENOBs), such as 5G or Internet-of-Things (IoT) devices.This research was funded by Project TEC2017-82653-R, Spain

Analysis Of Sar Adc Quantization Nonidealities And Measurement Of A 50vpp Input Range 14bit 250ks/s Sar Adc

Tez (Yüksek Lisans) -- İstanbul Teknik Üniversitesi, Fen Bilimleri Enstitüsü, 2015Thesis (M.Sc.) -- İstanbul Technical University, Instıtute of Science and Technology, 2015Analog-dijital çeviriciler fiziksel değerlerin büyüklüklerini, elektronik bağlamında en yaygın olarak bir gerilim veya akım değerini, bir referansa göre temsil eden bir dijital değere çeviren elektronik enstrumanlardır. Bu çevrim işlemi, çeşitli hata faktörlerinden dolayı hiç bir zaman çevrilen fiziksel değerin mükemmel bir temsili olamamaktadır. Analog-dijital çevirici bütünleşmiş derelerin tasarımı bu hata faktörlerinin tespit edilmesini, optimizasyonunu ve küçültülmesini gerektirmektedir. Bunun yanı sıra, bu iyileştirme süreci çeviricinin güç harcaması, silikon üzerinde harcadığı alan ve devreyi çalıştırmak için gereken harici komponentlerin sayısı gibi diğer ikincil faktörlerin de minimizasyonunu gerekmektedir. Ek olarak, tasarlanan ve optimize edilen devrelerin karakterizasyonu ve performanslarının incelenmesi, tasarımın doğruluğunu garanti etmek açısından büyük bir önem taşımaktadır. Bu çalışmada SAR (successive approximation register) tipi analog-dijital çeviriciler, bir analiz, tasarım ve ölçüm senaryosunda incelenmiştir. SAR, ya da diğer disiplinlerde de bilindiği ismi ile ikili arama algoritması arama algoritmalarında gerektirdiği düşük işlem sayısı sebebiyle en uygun bir noktaya sahiptir. SAR tipi analog-dijital çeviriciler elektronik dünyasında vakum tüplerinin yaygın olduğu 1950'li yıllarda dahi gerçekleşmeye başlanmış olmalarına rağmen, bütünleşmiş elektronik teknolojisinin gelişmesiyle beraber yaygınlık kazanmışlardır. SAR algoritmasını gerçekleyen bütünleşmiş lojik devreler 1970'li yıllarda ürün olarak sunulmaya başlanmış, ancak ilk tamamen bütünleşmiş SAR tipi analog-dijital çevirici, 1978 yılında piyasaya sürülmüştür. Uzun zamandır bilinen bir yapı olmasına rağmen, analog-dijital çevirici mimarileri arasında hız ve çözünürlük açısından kapladığı yer sebebiyle hala yaygın olarak kullanılmaktadır. Aynı zamanda, günümüzün düşük enerji tüketimi gerektiren mobil teknolojileri yaygınlaştıkça, analog-dijital çevirici mimarileri arasında en düşük örnek başına enerji tüketimleri sebebiyle SAR analog-dijital çeviriciler hala yaygın bir alan kaplamaktadır. SAR analog-dijital çeviricilerin temel çalışma prensipleri incelenmiş ve analiz sırasında çevrim süresince görülen bozucu etkiler ve kuantalama işlemi sırasında çevrimde oluşan hata faktörleri tespit edilmiştir.  Bu algoritmanın veri çeviriciler bağlamında gerçeklediği kuantalama işlemi matematiksel bağlamda tanımlanmıştır. Kuantalama işleminin matematiksel tanımı, işlem sonrası ortaya çıkan kuantalama hatası olarak isimlendirilen bozucu etkinin analizi için kullanılmıştır. Kuantalama işleminin sinyal üzerine getirdiği bozucu etkinin analizini kolaylaştırabilmek için istatistiksel bir analiz ile kuantalama gürültüsü tanımlanmıştır ve sinyal-gürültü oranı (signal to noise ratio, SNR) performans ölçütüne varılmıştır. Bu analiz, MATLAB ortamında kurulan bir model ile desteklenmiş ve analiz sonuçlarının nümerik benzetimler ile tutarlılığı doğrulanmıştır. Bir sonraki adımda SAR analog-dijital çeviricilerin kuantalama işlemini gerçekleyen ikili kapasitif dijital-analog çeviricinin matematiksel analizi yapılmıştır. Analizin amacı, daha sonra tanımlanan ve nonlineerlik gibi bozucu etkiler getiren üretim süreci bozulmalarını bu bağlamda inceleyebilmektir. Ciddi bir nonlineerlik kaynağı olarak üretim süreci sonucunda oluşan kapasitif elemanlar üzerindeki rastlantısal dağılım incelenmiştir. Bu rastlantısal davranış, SAR analog-dijital çevirici kuantalayacısı ile birleştirilip bir nümerik model oluşturulmuş ve bu nümerik modelin devre benzetimi ile tutarlılığı gösterilmiştir. Bu bölümde yapılan analizlerin ve modellemelerin bütünü, daha sonra gelecek ölçüm ve tasarım adımlarının temellendirilmesini sağlamıştır. Ölçüm sırasında çeviricinin davranışını irdeleyebilmek için çeviricinin çalışma prensiplerinin incelenmesi bir ölçüm stratejisi oluşturulması ve tasarımın bir sonraki iterasyonu için bir yön çizilmesi açısından kritik önem taşımaktadır. Ölçüm için 50Vpp giriş aralığı bulundan 14bit çözünürlüklü ve 250kS/s örnekleme hızlı bir SAR analog-dijital çevirici ele alınmıştır. Bu çeviricinin iki adımlı algoritmik yapısı bir 8bit ikili kapasitif dijital-analog çevirici kuantalayıcıyı iki ayrı çevrim adımında kullanmak üzerine kurulmuştur. Bu yapı düşük alan kullanımı ile beraber yüksek çözünürlük elde edilmesini sağlamaktadır. Yapı, ilk çevrimden oluşan kuantalama hatasını yükseltip tekrar kuantalama işleminden geçirmektedir. İki çevrim işlemi sonucunda elde edilen iki 8 bitlik değer, aradaki 64 kazanç sebebiyle toplam 14bit çözünürlüklü bir çevrim ile sonuçlanmaktadır. Çeviriciyi oluşturan devre elemanlarından, yüksek gerilimli anahtarlama devresi, yükseltici ve komparatör ve 8bit kapasitif dijital-analog çevirici detaylı olarak incelenmiştir. Bu analiz sonucunda her devre elemanının nihai çevrim sonucunda elde edilen dijital değere nasıl bir bozucu etki getireceği irdelenmiş ve tespit edilen hata kaynakları SAR analog-dijital çevirici sistemini gerçekleyen elemanlar ile ilişkilendirilmiştir. Ölçüm ve karakterizasyon için ele alınan SAR analog-dijital çeviricinin gereksinimlerine özel bir ölçüm düzeneği kurulmuştur. Ölçüm düzeneği kurulurken hedeflenen statik ve dinamik ölçümler olarak iki gruba ayrılmış ölçüm gruplarının gerçeklemesi hedeflenmiştir. Ölçüm düzeneğinde bir saat işareti kaynağı, dörtlü gerilim kaynağı, lojik analizör, çok yüksek çözünürlüklü bir giriş işaret kaynağı ve bütün cihazların senkronize çalışmasını sağlayan bir referans saat işaret kaynağı kullanılmıştır. Çeviriciye bozucu etkicileri en aza indirgeyecek bir ara yüz kurulabilmesi için bir baskı devre yapılmış ve ürettirilmiştir. Baskı devrenin tasarımında çeviriciye olacak parazitik kapasitif ve direnç etkilerini minimize edecek ve ölçüm düzeneğindeki aletler ile uygun çalışabilecek bir yapı kullanılmıştır. Ölçüm sırasında alınan veriler iki kategoride incelenmiştir. Statik ölçümler analog-dijital çeviricinin kuantalama aralıklarını belirlemek ve kuantalayıcının doğrusallığı gibi performans karakteristiklerini çıkarmak amacıyla gerçekleştirilmiştir. Bu ölçümleri elde edebilmek için çeşitli yöntemler incelenmiştir. Bu yöntemler arasından histogram metodu düzenekte gerekecek elemanların azlığı ve giriş sinyal üreteci ile uyumluluğu sebebiyle tercih edilmiştir. Giriş genlik olasılık dağılımı bilinen bir sinyalin analog-dijital çeviricinin çıkışındaki genlik olasılık dağılımının incelenmesine dayanan bu metot için analiz yürütülmüştür. Bu yöntem kullanılarak analog-dijital çeviricinin DNL ve INL performans parametrelerine varmak mümkün olmuştur. İkinci ölçüm olan dinamik ölçümler ise devrenin dinamik sinyallere olan cevabını incelemek amacıyla gerçekleştirilmiştir. Bu ölçümler sırasında Fourier dönüşümü için gerekli örnekleme aralıklarının belirlenmesi ve kullanılacak giriş işareti frekansı sonuçları optimize edecek şekilde belirlenmiştir. Çeviricinin girişine yüksek hızlı bir sinüs sinyal uygulanırken çıkışının Fourier dönüşümü alınarak içerilen harmonik ve gürültü güç seviyeleri çıkartılmıştır. Bu güç seviyeleri oranlanarak SNR, SFDR ve SNDR gibi analog-dijital çevirici performans parametreleri elde edilmiştir. Ölçüm sonuçlarında elde edilen grafikler sunulmuş ve ölçüm sonuçları yorumlanarak çeviricinin performansı hakkında nihai bir sonuca varılmıştır. Ele alınan analog-dijital çevirici tam olarak karakterize edilmiş ve performans parametreleri çıkartılmıştır. Bu çalışmada SAR analog-dijital çeviriciler, bir analiz, tasarım ve ölçüm senaryosunda incelenmiştir. Yapılan ölçüm, üretilmiş bir çeviricinin karakterizasyonunun tamamlanmasını sağlamış ve bir sonra gelecek olan nesil için yeni tasarım hedefleri konulmasına imkan vermiştir. Ölçüm sırasında elde edilen sonuçların anlamlandırılması adına, ele alınan 50Vpp girişli, 250kS/s 14bit SAR analog-dijital çeviricinin çalışma prensipleri ve alt elemanlarının getirdiği bozucu etkilerin analizi ölçüm sonuçlarıyla ilgileşim göstermiştir. Kuantalayıcılar üzerine yapılan teorik analiz ve analizin modeller ile doğrulanması ise bütün senaryonun temellendirilmesi adına önemli bir yer taşımıştır.Analog to digital converters are instruments that convert a physical quantity, a voltage or a current are the most common quantities in an electrical conversion scenario, to a digital value that represents the amplitude of the physical quantity with respect to a reference.  Due to certain error factors, the digital value obtained after the conversion is not the perfect representation of the physical quantity. The design of an analog to digital converter integrated circuits requires the identification of these error factors and their optimization and minimization, and at the same time requiring the optimization of several other performance parameters such as power consumption, chip area and the number of external discrete components required. Reliable methods for characterizing and assessing the performance of analog to digital converters are required to verify and validate the design work.  This study focuses on the successive approximation register type of analog to digital converter, in an analysis, design and measurement scenario. The operation principle of the successive approximation register analog to digital converter is analyzed and the primary error factors, stemming from the quantization operation, that deteriorate the performance from an ideal analog to digital converter are identified. The analysis is carried over to the design of a novel 50Vpp input range, with 14bit resolution 250kS/s SAR ADC. The SAR ADC and its operation is presented, with the previously identified error sources are correlated to the operation of the various circuit elements that make up the circuit. Finally, the measurement setup for the SAR ADC is presented. With the measurement setup, the SAR ADC is characterized and its performance parameters are extracted.Yüksek LisansM.Sc

Fully-passive switched-capacitor techniques for high performance SAR ADC design

In recent years, SAR ADC becomes more and more popular in various low-power applications such as wireless sensors and low energy radios due to its circuit simplicity, high power efficiency, and scaling compatibility. However, its speed is limited by its successive approximation procedures and its power efficiency greatly reduces with the ADC resolution going beyond 10 bit. To address these issues, this thesis proposes to embed two techniques: 1) compressive sensing (CS) and 2) noise shaping (NS) to a conventional SAR ADC. The realization of both techniques are based on fully-passive switched-capacitor techniques. CS is a recently emerging sampling paradigm, stating that the sparsity of a signal can be exploited to reduce the ADC sampling rate below the Nyquist rate. Different from conventional CS frameworks which require dedicated analog CS encoders, this thesis proposes a fully-passive CS-SAR ADC architecture which only requires minor modification to a conventional SAR ADC. Two chips are fabricated in a 0.13 µm process to prove the concept. One chip is a single-channel CS-SAR ADC which can reduce the ADC conversion rate by 4 times, thus reducing the ADC power by 4 times. In many wireless sensing applications, multiple ADCs are commonly required to sense multi-channel signals such as multi-lead ECG sensing and parallel neural recording. Therefore, the other chip is a multi-channel CS-SAR ADC which can simultaneously convert 4-channel signals with a sampling rate of one channel’s Nyquist rate. At 0.8 V and 1 MS/s, both chips achieve an effective Walden FoM of around 5 fJ/conversion-step. This thesis also proposes a novel NS SAR ADC architecture that is simple, robust and low power for high-resolution applications. Compared to conventional ∆Σ ADCs, it replaces the power-hungry active integrator with a passive integrator which only requires one switch and two capacitors. Compared to previous 1st-order NS SAR ADC works, it achieves the best NS performance and can be easily extended to 2nd-order. A 1st-order 10-bit NS SAR ADC is fabricated in a 0.13 µm process. Through NS, SNDR increases by 6 dB with OSR doubled, achieving a 12- bit ENOB at OSR = 8. An improved version of a 2nd-order 9-bit NS SAR ADC is designed and simulated in a 40 nm process. The SNDR increases by 10 dB with OSR doubled, achieving a 14-bit ENOB at OSR = 16. At a bandwidth of 312.5 kHz, the Schreier FoM is 181 dB and the Walden FoM is 12.5 fJ/conversion-step, proving that the proposed NS SAR ADC architecture can achieve high resolution and high power efficiency simultaneously.Electrical and Computer Engineerin

High-Bandwidth Voltage-Controlled Oscillator based architectures for Analog-to-Digital Conversion

The purpose of this thesis is the proposal and implementation of data conversion open-loop architectures based on voltage-controlled oscillators (VCOs) built with ring oscillators (RO-based ADCs), suitable for highly digital designs, scalable to the newest complementary metal-oxide-semiconductor (CMOS) nodes. The scaling of the design technologies into the nanometer range imposes the reduction of the supply voltage towards small and power-efficient architectures, leading to lower voltage overhead of the transistors. Additionally, phenomena like a lower intrinsic gain, inherent noise, and parasitic effects (mismatch between devices and PVT variations) make the design of classic structures for ADCs more challenging. In recent years, time-encoded A/D conversion has gained relevant popularity due to the possibility of being implemented with mostly digital structures. Within this trend, VCOs designed with ring oscillator based topologies have emerged as promising candidates for the conception of new digitization techniques. RO-based data converters show excellent scalability and sensitivity, apart from some other desirable properties, such as inherent quantization noise shaping and implicit anti-aliasing filtering. However, their nonlinearity and the limited time delay achievable in a simple NOT gate drastically limits the resolution of the converter, especially if we focus on wide-band A/D conversion. This thesis proposes new ways to alleviate these issues. Firstly, circuit-based techniques to compensate for the nonlinearity of the ring oscillator are proposed and compared to equivalent state-of-the-art solutions. The proposals are designed and simulated in a 65-nm CMOS node for open-loop RO-based ADC architectures. One of the techniques is also validated experimentally through a prototype. Secondly, new ways to artificially increase the effective oscillation frequency are introduced and validated by simulations. Finally, new approaches to shape the quantization noise and filter the output spectrum of a RO-based ADC are proposed theoretically. In particular, a quadrature RO-based band-pass ADC and a power-efficient Nyquist A/D converter are proposed and validated by simulations. All the techniques proposed in this work are especially devoted for highbandwidth applications, such as Internet-of-Things (IoT) nodes or maximally digital radio receivers. Nevertheless, their field of application is not restricted to them, and could be extended to others like biomedical instrumentation or sensing.El propósito de esta tesis doctoral es la propuesta y la implementación de arquitecturas de conversión de datos basadas en osciladores en anillos, compatibles con diseños mayoritariamente digitales, escalables en los procesos CMOS de fabricación más modernos donde las estructuras digitales se ven favorecidas. La miniaturización de las tecnologías CMOS de diseño lleva consigo la reducción de la tensión de alimentación para el desarrollo de arquitecturas pequeñas y eficientes en potencia. Esto reduce significativamente la disponibilidad de tensión para saturar transistores, lo que añadido a una ganancia cada vez menor de los mismos, ruido y efectos parásitos como el “mismatch” y las variaciones de proceso, tensión y temperatura han llevado a que sea cada vez más complejo el diseño de estructuras analógicas eficientes. Durante los últimos años la conversión A/D basada en codificación temporal ha ganado gran popularidad dado que permite la implementación de estructuras mayoritariamente digitales. Como parte de esta evolución, los osciladores controlados por tensión diseñados con topologías de oscilador en anillo han surgido como un candidato prometedor para la concepción de nuevas técnicas de digitalización. Los convertidores de datos basados en osciladores en anillo son extremadamente sensibles (variación de frecuencia con respecto a la señal de entrada) así como escalables, además de otras propiedades muy atractivas, como el conformado espectral de ruido de cuantificación y el filtrado “anti-aliasing”. Sin embargo, su respuesta no lineal y el limitado tiempo de retraso alcanzable por una compuerta NOT restringen la resolución del conversor, especialmente para conversión A/D en aplicaciones de elevado ancho de banda. Esta tesis doctoral propone nuevas técnicas para aliviar este tipo de problemas. En primer lugar, se proponen técnicas basadas en circuito para compensar el efecto de la no linealidad en los osciladores en anillo, y se comparan con soluciones equivalentes ya publicadas. Las propuestas se diseñan y simulan en tecnología CMOS de 65 nm para arquitecturas en lazo abierto. Una de estas técnicas presentadas es también validada experimentalmente a través de un prototipo. En segundo lugar, se introducen y validan por simulación varias formas de incrementar artificialmente la frecuencia de oscilación efectiva. Para finalizar, se proponen teóricamente dos enfoques para configurar nuevas formas de conformación del ruido de cuantificación y filtrado del espectro de salida de los datos digitales. En particular, son propuestos y validados por simulación un ADC pasobanda en cuadratura de fase y un ADC de Nyquist de gran eficiencia en potencia. Todas las técnicas propuestas en este trabajo están destinadas especialmente para aplicaciones de alto ancho de banda, tales como módulos para el Internet de las cosas o receptores de radiofrecuencia mayoritariamente digitales. A pesar de ello, son extrapolables también a otros campos como el de la instrumentación biomédica o el de la medición de señales mediante sensores.Programa de Doctorado en Ingeniería Eléctrica, Electrónica y Automática por la Universidad Carlos III de MadridPresidente: Juan Pablo Alegre Pérez.- Secretario: Celia López Ongil.- Vocal: Fernando Cardes Garcí

Time-based, Low-power, Low-offset 5-bit 1 GS/s Flash ADC Design in 65nm CMOS Technology

Low-power, medium resolution, high-speed analog-to-digital converters (ADCs) have always been important block which have abundant applications such as digital signal processors (DSP), imaging sensors, environmental and biomedical monitoring devices. This study presents a low power Flash ADC designed in nanometer complementary metal-oxide semiconductors (CMOS) technology. Time analysis on the output delay of the comparators helps to generate one more bit. The proposed technique reduced the power consumption and chip area substantially in comparison to the previous state-of-the-art work. The proposed ADC was developed in TSMC 65nm CMOS technology. The offset cancellation technique was embedded in the proposed comparator to decrement the static offset of the comparator. Moreover, one more bit was generated without using extra comparators. The proposed ADC achieved 4.1 bits ENOB at input Nyquist frequency. The simulated differential and integral non-linearity static tests were equal to +0.26/-0.17 and +0.22/-0.15, respectively. The ADC consumed 7.7 mW at 1 GHz sampling frequency, achieving 415 fJ/Convstep Figure of Merit (FoM)

Digital-to-Analog Converter Interface for Computer Assisted Biologically Inspired Systems

In today\u27s integrated circuit technology, system interfaces play an important role of enabling fast, reliable data communications. A key feature of this work is the exploration and development of ultra-low power data converters. Data converters are present in some form in almost all mixed-signal systems; in particular, digital-to-analog converters present the opportunity for digitally controlled analog signal sources. Such signal sources are used in a variety of applications such as neuromorphic systems and analog signal processing. Multi-dimensional systems, such as biologically inspired neuromorphic systems, require vectors of analog signals. To use a microprocessor to control these analog systems, we must ultimately convert the digital control signal to an analog control signal and deliver it to the system. Integrating such capabilities of a converter on chip can yield significant power and chip area constraints. Special attention is paid to the power efficiency of the data converter, the data converter design discussed in this thesis yields the lowest power consumption to date. The need for a converter with these properties leads us to the concept of a scalable array of power-efficient digital-to-analog converters; the channels of which are time-domain multiplexed so that chip-area is minimized while preserving performance. To take further advantage of microprocessor capabilities, an analog-to- digital design is proposed to return the analog system\u27s outputs to the microprocessor in a digital form. A current-steering digital-to-analog converter was chosen as a candidate for the conversion process because of its natural speed and voltage-to-current translation properties. This choice is nevertheless unusual, because current-steering digital- to-analog converters have a reputation for high performance with high power consumption. A time domain multiplexing scheme is presented such that a digital data set of any size is synchronously multiplexed through a finite array of converters, minimizing the total area and power consumption. I demonstrate the suitability of current-steering digital-to-analog converters for ultra low-power operation with a proof-of-concept design in a widely available 130 nm CMOS technology. In statistical simulation, the proposed digital-to-analog converter was capable of 8-bit, 100 kSps operation while consuming 231 nW of power from a 1 V supply

Data Conversion Within Energy Constrained Environments

Within scientific research, engineering, and consumer electronics, there is a multitude of new discrete sensor-interfaced devices. Maintaining high accuracy in signal quantization while staying within the strict power-budget of these devices is a very challenging problem. Traditional paths to solving this problem include researching more energy-efficient digital topologies as well as digital scaling.;This work offers an alternative path to lower-energy expenditure in the quantization stage --- content-dependent sampling of a signal. Instead of sampling at a constant rate, this work explores techniques which allow sampling based upon features of the signal itself through the use of application-dependent analog processing. This work presents an asynchronous sampling paradigm, based off the use of floating-gate-enabled analog circuitry. The basis of this work is developed through the mathematical models necessary for asynchronous sampling, as well the SPICE-compatible models necessary for simulating floating-gate enabled analog circuitry. These base techniques and circuitry are then extended to systems and applications utilizing novel analog-to-digital converter topologies capable of leveraging the non-constant sampling rates for significant sample and power savings

Design and Optimization of Low-power Level-crossing ADCs

This thesis investigates some of the practical issues related to the implementation of level-crossing ADCs in nanometer CMOS. A level-crossing ADC targeting minimum power is designed and measured. Three techniques to circumvent performance limitations due to the zero-crossing detector at the heart of the ADC are proposed and demonstrated: an adaptive resolution algorithm, an adaptive bias current algorithm, and automatic offset cancelation. The ADC, fabricated in 130 nm CMOS, is designed to operate over a 20 kHz bandwidth while consuming a maximum of 8.5 uW. A peak SNDR of 54 dB for this 8-bit ADC demonstrates a key advantage of level-crossing sampling, namely SNDR higher than the classic Nyquist limit