Phase Synchronization Operator for On-Chip Brain Functional Connectivity Computation

This paper presents an integer-based digital processor for the calculation of phase synchronization between two neural signals. It is based on the measurement of time periods between two consecutive minima. The simplicity of the approach allows for the use of elementary digital blocks, such as registers, counters, and adders. The processor, fabricated in a 0.18- μ m CMOS process, only occupies 0.05 mm 2 and consumes 15 nW from a 0.5 V supply voltage at a signal input rate of 1024 S/s. These low-area and low-power features make the proposed processor a valuable computing element in closed-loop neural prosthesis for the treatment of neural disorders, such as epilepsy, or for assessing the patterns of correlated activity in neural assemblies through the evaluation of functional connectivity maps.Ministerio de Economía y Competitividad TEC2016-80923-POffice of Naval Research (USA) N00014-19-1-215

Implantable Asynchronous Epilectic Seizure Detector

RÉSUMÉ Plusieurs algorithmes de détection à faible consommation ont été proposés pour le traitement de l'épilepsie focale. La gestion de l'énergie dans ces microsystèmes est une question importante qui dépend principalement de la charge et de la décharge des capacités parasites des transistors et des courants de court-circuit pendant les commutations. Dans ce mémoire, un détecteur asynchrone de crise pour le traitement de l'épilepsie focale est présenté. Ce système fait partie d'un dispositif implantable intégré pour stopper la propagation de la crise. L'objectif de ce travail est de réduire la dissipation de puissance en évitant les transitions inutiles de signaux grâce à la technique du « clock tree » ; en conséquence, les transistors ne changent pas d'état transitoire dans ce mode d'économie d'énergie (période de surveillance des EEG intracrâniens), sauf si un événement anormal est détecté. Le dispositif intégré proposé comporte un bio-amplificateur en amont (front-end) à faible bruit, un processeur de signal numérique et un détecteur. Un délai variable et quatre détecteurs de fenêtres de tensions variables en parallèles sont utilisés pour extraire de l’information sur le déclenchement des crises. La sensibilité du détecteur est améliorée en optimisant les paramètres variables en fonction des activités de foyers épileptiques de chaque patient lors du début des crises. Le détecteur de crises asynchrone proposé a été implémenté premièrement en tant que prototype sur un circuit imprimé circulaire, ensuite nous l’avons intégré sur une seule puce dans la technologie standard CMOS 0.13μm. La puce fabriquée a été validée in vitro en utilisant un total de 34 enregistrements EEG intracrâniens avec la durée moyenne de chaque enregistrement de 1 min. Parmi ces jeux de données, 15 d’entre eux correspondaient à des enregistrements de crises, tandis que les 19 autres provenaient d’enregistrements variables de patients tels que de brèves crises électriques, des mouvements du corps et des variations durant le sommeil. Le système proposé a réalisé une performance de détection précise avec une sensibilité de 100% et 100% de spécificité pour ces 34 signaux icEEG enregistrés. Le délai de détection moyen était de 13,7 s après le début de la crise, bien avant l'apparition des manifestations cliniques, et une consommation d'énergie de 9 µW a été obtenue à partir d'essais expérimentaux.----------ABSTRACT Several power efficient detection algorithms have been proposed for treatment of focal epilepsy. Power management in these microsystems is an important issue which is mainly dependent on charging and discharging of the parasitic capacitances in transistors and short-circuit currents during switching. In this thesis, an asynchronous seizure detector for treatment of the focal epilepsy is presented. This system is part of an implantable integrated device to block the seizure progression. The objective of this work is reducing the power dissipation by avoiding the unnecessary signal transition and clock tree; as a result, transistors do not change their transient state in power saving mode (icEEG monitoring period) unless an abnormal event detected. The proposed integrated device contains a low noise front-end bioamplifier, a digital signal processor and a detector. A variable time frame and four concurrent variable voltage window detectors are used to extract seizure onset information. The sensitivity of the detector is enhanced by optimizing the variable parameters based on specific electrographic seizure onset activities of each patient. The proposed asynchronous seizure detector was first implemented as a prototype on a PCB and then integrated in standard 0.13 μm CMOS process. The fabricated chip was validated offline using a total of 34 intracranial EEG recordings with the average time duration of 1 min. 15 of these datasets corresponded to seizure activities while the remaining 19 signals were related to variable patient activities such as brief electrical seizures, body movement, and sleep patterns. The proposed system achieved an accurate detection performance with 100% sensitivity and 100 % specificity for these 34 recorded icEEG signals. The average detection delay was 13.7 s after seizure onset, well before the onset of the clinical manifestations. Finally, power consumption of the chip is 9 µW obtained from experimental tests

Sistema de predicción epileptogenica en lazo cerrado basado en matrices sub-durales

The human brain is the most complex organ in the human body, which consists of approximately 100 billion neurons. These cells effortlessly communicate over multiple hemispheres to deliver our everyday sensorimotor and cognitive abilities. Although the underlying principles of neuronal communication are not well understood, there is evidence to suggest precise synchronisation and/or de-synchronisation of neuronal clusters could play an important role. Furthermore, new evidence suggests that these patterns of synchronisation could be used as an identifier for the detection of a variety of neurological disorders including, Alzheimers (AD), Schizophrenia (SZ) and Epilepsy (EP), where neural degradation or hyper synchronous networks have been detected. Over the years many different techniques have been proposed for the detection of synchronisation patterns, in the form of spectral analysis, transform approaches and statistical based studies. Nonetheless, most are confined to software based implementations as opposed to hardware realisations due to their complexity. Furthermore, the few hardware implementations which do exist, suffer from a lack of scalability, in terms of brain area coverage, throughput and power consumption. Here we introduce the design and implementation of a hardware efficient algorithm, named Delay Difference Analysis (DDA), for the identification of patient specific synchronisation patterns. The design is remarkably hardware friendly when compared with other algorithms. In fact, we can reduce hardware requirements by as much as 80% and power consumption as much as 90%, when compared with the most common techniques. In terms of absolute sensitivity the DDA produces an average sensitivity of more than 80% for a false positive rate of 0.75 FP/h and indeed up to a maximum of 90% for confidence levels of 95%. This thesis presents two integer-based digital processors for the calculation of phase synchronisation between neural signals. It is based on the measurement of time periods between two consecutive minima. The simplicity of the approach allows for the use of elementary digital blocks, such as registers, counters or adders. In fact, the first introduced processor was fabricated in a 0.18μm CMOS process and only occupies 0.05mm2 and consumes 15nW from a 0.5V supply voltage at a signal input rate of 1024S/s. These low-area and low-power features make the proposed circuit a valuable computing element in closed-loop neural prosthesis for the treatment of neural disorders, such as epilepsy, or for measuring functional connectivity maps between different recording sites in the brain. A second VLSI implementation was designed and integrated as a mass integrated 16-channel design. Incorporated into the design were 16 individual synchronisation processors (15 on-line processors and 1 test processor) each with a dedicated training and calculation module, used to build a specialised epileptic detection system based on patient specific synchrony thresholds. Each of the main processors are capable of calculating the phase synchrony between 9 independent electroencephalography (EEG) signals over 8 epochs of time totalling 120 EEG combinations. Remarkably, the entire circuit occupies a total area of only 3.64 mm2. This design was implemented with a multi-purpose focus in mind. Firstly, as a clinical aid to help physicians detect pathological brain states, where the small area would allow the patient to wear the device for home trials. Moreover, the small power consumption would allow to run from standard batteries for long periods. The trials could produce important patient specific information which could be processed using mathematical tools such as graph theory. Secondly, the design was focused towards the use as an in-vivo device to detect phase synchrony in real time for patients who suffer with such neurological disorders as EP, which need constant monitoring and feedback. In future developments this synchronisation device would make an good contribution to a full system on chip device for detection and stimulation.El cerebro humano es el órgano más complejo del cuerpo humano, que consta de aproximadamente 100 mil millones de neuronas. Estas células se comunican sin esfuerzo a través de ambos hemisferios para favorecer nuestras habilidades sensoriales y cognitivas diarias. Si bien los principios subyacentes de la comunicación neuronal no se comprenden bien, existen pruebas que sugieren que la sincronización precisa y/o la desincronización de los grupos neuronales podrían desempeñar un papel importante. Además, nuevas evidencias sugieren que estos patrones de sincronización podrían usarse como un identificador para la detección de una gran variedad de trastornos neurológicos incluyendo la enfermedad de Alzheimer(AD), la esquizofrenia(SZ) y la epilepsia(EP), donde se ha detectado la degradación neural o las redes hiper sincrónicas. A lo largo de los años, se han propuesto muchas técnicas diferentes para la detección de patrones de sincronización en forma de análisis espectral, enfoques de transformación y análisis estadísticos. No obstante, la mayoría se limita a implementaciones basadas en software en lugar de realizaciones de hardware debido a su complejidad. Además, las pocas implementaciones de hardware que existen, sufren una falta de escalabilidad, en términos de cobertura del área del cerebro, rendimiento y consumo de energía. Aquí presentamos el diseño y la implementación de un algoritmo eficiente de hardware llamado “Delay Difference Aproximation” (DDA) para la identificación de patrones de sincronización específicos del paciente. El diseño es notablemente compatible con el hardware en comparación con otros algoritmos. De hecho, podemos reducir los requisitos de hardware hasta en un 80% y el consumo de energía hasta en un 90%, en comparación con las técnicas más comunes. En términos de sensibilidad absoluta, la DDA produce una sensibilidad promedio de más del 80% para una tasa de falsos positivos de 0,75 PF / hr y hasta un máximo del 90% para niveles de confianza del 95%. Esta tesis presenta dos procesadores digitales para el cálculo de la sincronización de fase entre señales neuronales. Se basa en la medición de los períodos de tiempo entre dos mínimos consecutivos. La simplicidad del enfoque permite el uso de bloques digitales elementales, como registros, contadores o sumadores. De hecho, el primer procesador introducido se fabricó en un proceso CMOS de 0.18μm y solo ocupa 0.05mm2 y consume 15nW de un voltaje de suministro de 0.5V a una tasa de entrada de señal de 1024S/s Estas características de baja área y baja potencia hacen que el procesador propuesto sea un valioso elemento informático en prótesis neurales de circuito cerrado para el tratamiento de trastornos neuronales, como la epilepsia, o para medir mapas de conectividad funcional entre diferentes sitios de registro en el cerebro. Además, se diseñó una segunda implementación VLSI que se integró como un diseño de 16 canales integrado en masa. Se incorporaron al diseño 16 procesadores de sincronización individuales (15 procesadores en línea y 1 procesador de prueba), cada uno con un módulo de entrenamiento y cálculo dedicado, utilizado para construir un sistema de detección epiléptico especializado basado en umbrales de sincronía específicos del paciente. Cada uno de los procesadores principales es capaz de calcular la sincronización de fase entre 9 señales de electroencefalografía (EEG) independientes en 8 épocas de tiempo que totalizan 120 combinaciones de EEG. Cabe destacar que todo el circuito ocupa un área total de solo 3.64 mm2. Este diseño fue implementado teniendo en mente varios propósitos. En primer lugar, como ayuda clínica para ayudar a los médicos a detectar estados cerebrales patológicos, donde el área pequeña permitiría al paciente usar el dispositivo para las pruebas caseras. Además, el pequeño consumo de energía permitiría una carga cero del dispositivo, lo que le permitiría funcionar con baterías estándar durante largos períodos. Los ensayos podrían producir información importante específica para el paciente que podría procesarse utilizando herramientas matemáticas como la teoría de grafos. En segundo lugar, el diseño se centró en el uso como un dispositivo in-vivo para detectar la sincronización de fase en tiempo real para pacientes que sufren trastornos neurológicos como el EP, que necesitan supervisión y retroalimentación constantes. En desarrollos futuros, este dispositivo de sincronización sería una buena base para desarrollar un sistema completo de un dispositivo chip para detección de trastornos neurológicos

Optimized Biosignals Processing Algorithms for New Designs of Human Machine Interfaces on Parallel Ultra-Low Power Architectures

The aim of this dissertation is to explore Human Machine Interfaces (HMIs) in a variety of biomedical scenarios. The research addresses typical challenges in wearable and implantable devices for diagnostic, monitoring, and prosthetic purposes, suggesting a methodology for tailoring such applications to cutting edge embedded architectures. The main challenge is the enhancement of high-level applications, also introducing Machine Learning (ML) algorithms, using parallel programming and specialized hardware to improve the performance. The majority of these algorithms are computationally intensive, posing significant challenges for the deployment on embedded devices, which have several limitations in term of memory size, maximum operative frequency, and battery duration. The proposed solutions take advantage of a Parallel Ultra-Low Power (PULP) architecture, enhancing the elaboration on specific target architectures, heavily optimizing the execution, exploiting software and hardware resources. The thesis starts by describing a methodology that can be considered a guideline to efficiently implement algorithms on embedded architectures. This is followed by several case studies in the biomedical field, starting with the analysis of a Hand Gesture Recognition, based on the Hyperdimensional Computing algorithm, which allows performing a fast on-chip re-training, and a comparison with the state-of-the-art Support Vector Machine (SVM); then a Brain Machine Interface (BCI) to detect the respond of the brain to a visual stimulus follows in the manuscript. Furthermore, a seizure detection application is also presented, exploring different solutions for the dimensionality reduction of the input signals. The last part is dedicated to an exploration of typical modules for the development of optimized ECG-based applications