2 research outputs found

    Compilation for Delay Impact Minimization in VLIW Embedded Systems

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    Tomorrow’s embedded devices need to run high resolution multimedia as well as need to support multistandard wireless systems which require an enormous computational complexity with a very low energy consumption and very high performance constraints. In this context, the register file is one of the key sources of power consumption and performance bottleneck, and its inappropriate design and management can severely affect the performance of the system. In this paper, we present a new compilation approach to mitigate the performance implications of technology variation in the shared register file in upcoming embedded VLIW architectures with several processing units. The compilation approach is based on a redefined register assignment policy and a set of architectural modifications to this device. Experimental results show up to a 67% performance improvement with our technique

    Digitale Schaltungstechniken für Sub-100 nm-CMOS-Technologien

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    Auch in Zukunft wird sich der Trend hin zu größeren Integrationsdichten, höherer Schaltgeschwindigkeit und geringerer Leistungsaufnahme fortsetzen, wenn es gelingt, durch geeignete schaltungstechnische Maßnahmen die Schaltgeschwindigkeit zu erhöhen und höhere Transistor-Leckströme in der Gesamtschaltung zu unterdrücken. In der vorliegenden Arbeit wird der Trade-off zwischen Leckstrom und Schaltgeschwindigkeit übergreifend vom Einzeltransistor, über elementare Logikgatter und Ringoszillatoren bis hin zu einem 32-bit-Addierer hardwarebasiert untersucht. Es werden dazu die physikalischen Grundlagen von Leckströmen und Schaltgeschwindigkeiten aufgezeigt sowie neue Schaltungstechniken vorgestellt, die Transistoren unterschiedlicher Oxiddicke und Schwellenspannung in einer Schaltung zu kombinieren. Es wurde ein Sense-Amplifier-Flip-Flop entwickelt, das bei kleinerer Verzögerungszeit eine geringere aktive Leistungsaufnahme aufweist. Die vorgestellten Techniken werden in einer 90nm-CMOS-Technologie anhand eines 32-bit-Parallel-Addierers erprobt
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