Low Power NAND Gate–based Half and Full Adder / Subtractor Using CMOS Technique

In recent years, low power consumption has been an important consideration for the design of system since there is a high demand for consumer electronics such as cellphones for a longer battery life. This paper presents the simulation of half adder, half subtractor, full adder, and the full subtractor. The presented circuit contains NAND gates combining the NMOS and PMOS. These CMOS circuitries has the advantage of lower voltage, lower power consumption, and higher energy efficiency. The NMOS and PMOS were bridge together to produce the desired output. This design provides the CMOS half adder, half subtractor, full adder, and full subtractor using the Tanner EDA software tool. The complete CMOS circuit schematic are described in this paper. The design methods and principles are described thereafter. Simulations have been done with the use of the Tanner EDA tool in a CMOS technology standard and response output was verified comparing the obtained waveform along with its truth table. In comparison with conventional logic truth table, T-Spice output simulation matches with theoretical expectations

Fine-grain circuit hardening through VHDL datatype substitution

Radiation effects can induce, amongst other phenomena, logic errors in digital circuits and systems. These logic errors corrupt the states of the internal memory elements of the circuits and can propagate to the primary outputs, affecting other onboard systems. In order to avoid this, Triple Modular Redundancy is typically used when full robustness against these phenomena is needed. When full triplication of the complete design is not required, selective hardening can be applied to the elements in which a radiation-induced upset is more likely to propagate to the main outputs of the circuit. The present paper describes a new approach for selectively hardening digital electronic circuits by design, which can be applied to digital designs described in the VHDL Hardware Description Language. When the designer changes the datatype of a signal or port to a hardened type, the necessary redundancy is automatically inserted. The automatically hardening features have been compiled into a VHDL package, and have been validated both in simulation and by means of fault injection.Ministerio de Economía y Competitividad ESP2015-68245-C4-2-PComisión Europea ID 687220

Contribuições às redes de comunicação pelo corpo humano: Modelagem de canal e projeto de um transceptor integrado

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2017.As redes de sensores sem fio (WSN) são uma tecnologia importante e consolidada em diversas áreas, desde monitoramento industrial à assistência médica, contudo, muitos desafios ainda persistem. Um destes desafios é o consumo de potência dos nós da rede, que é um fator limitante para criação de nós duráveis, desejáveis sobretudo em nós vestíveis e implantáveis. Em geral, em um nó sem fio, o bloco de comunicação apresenta o maior consumo do dispositivo. Para reduzir o consumo e aumentar a vida útil dos nós, além da otimização do projeto dos circuitos e da rede, novos métodos de comunicação podem ser utilizados. Neste sentido, a comunicação pelo corpo humano (HBC) tem atraído interesse tanto da academia quando da indústria como uma alternativa para implementar um subtipo das WSN, as redes sem fio corporais (WBAN). No HBC, o corpo humano é utilizado como o canal de comunicação. Um aspecto importante do desenvolvimento desta tecnologia é a caracterização do canal para permitir o projeto adequado dos transceptores. Com este objetivo, neste trabalho foram realizadas várias medições do canal HBC. A análise dos resultados experimentais, contudo, permitiu identificar uma influência não desprezível no perfil de frequência do canal e nos níveis de atenuação medidos. Estes efeitos, em geral, não são reconhecidos ou corrigidos por outros trabalhos encontrados na bibliografia, principalmente poque não podem ser removidos por métodos comuns de calibração ou de-embedding. Para entender e explicar os resultados de medição, são propostas uma metodologia para identificação das partes que compõem o canal e um modelo estendido para o canal, que inclui modelos para os acessórios de testes. A metodologia de identificação auxilia a diferenciação e a modelagem dos componentes essenciais do canal, que é feita por meio de modelos baseados em circuitos concentrados e distribuídos e permite identificar o comportamento esperado do canal primário real. O modelo estendido proposto é verificado com medições do canal e apresenta uma boa correlação com as medições. Este modelo é então utilizado no projeto de um transceptor HBC integrado, que buscou o baixo consumo e a capacidade de operação em banda larga, com múltiplos canais cobrindo a faixa de frequências entre 10-100 MHz do canal de comunicação. Com estes objetivos, projetou-se um transmissor BFSK de modulação direta, composto por um oscilador current starved controlado por tensão e um driver de saída, para acoplamento do sinal ao canal. O receptor é baseado na técnica de injection locking e emprega a conversão frequência-fase para demodulação banda larga do sinal, sendo composto por um amplificador de entrada push-pull, um oscilador current starved com injection locking controlado por tensão, um detector de fase tristate, um filtro RC e um conversor analógico digital. O transceptor foi projetado e fabricado em tecnologia CMOS 130 nm e possui cinco canais de comunicação na faixa entre 10-100 MHz, apresenta uma taxa de dados de 2 Mbps e uma taxa de erro de bit de 0,5.10-3 para sinais de -35,8 dBm no canal HBC. O consumo do transmissor é 6,6 mW e do receptor é 1,68 mW, alcançando a eficiência de comunicação de 3,3 nJ/bit e 0,84 nJ/bit, respectivamente, para uma tensão de alimentação de 1,2 V.Abstract : Wireless sensor networks (WSN) are a consolidated and important technology in several areas, from industrial monitoring to health care, however, many issues are open to be solved. One of the greatest challenges lies on the power consumption of the network nodes, which is a limiting factor for durable wearable and implantable devices. In most cases the communication block is the most power hungry section in the wireless node. To reduce power consumption and increase the node's lifetime, besides optimizing the transceiver hardware and network design, alternative communication methods can be employed. In this regard, Human body communication (HBC) has attracted growing interest from both academy and industry as an alternative to implement Wireless Body Area Networks (WBAN). In HBC the human body is used as the communication channel. A very important aspect concerning the development of the HBC technology is the characterization of the channel for proper transceiver design. With this in mind, this work presents various channel measurements performed in the HBC channel to evaluate its behavior. From the measurement results, it is identified that the test fixtures affect the HBC measurements, changing the channel frequency profile and the channel attenuation levels. These issues were not identified or corrected in the literature studied, mostly because they cannot be removed by common calibration and de-embedding methods. To understand and explain the measured channel response, an channel identification methodology and an extended channel model, which includes the test fixtures models are proposed. The channel identification methodology aides the correct identification and modeling of the essential channel components using distributed and lumped circuit representations that provide a useful insight into the expected primary channel behavior. The proposed extended channel model is tested against channel measurement results and good correlation with experiments is obtained. The proposed primary channel model is then used for a more reliable transceiver design, which focused in lower power consumption and multi-band operation in the 10-100 MHz range of the channel. With these requirements, in the integrated HBC transmitter a direct modulation BFSk architecture is used, consisting of a voltage controlled current starved oscillator and an output driver, for coupling the signal to the channel. The HBC receiver is based on injection locking technique and does broadband demodulation with frequency-to-phase conversion. The receiver consists of a push-pull input amplifier, a voltage-controlled current starved oscillator, a tristate phase detector, a RC filter and analog to digital converter. The transceiver was designed and fabricated in CMOS 130 nm technology and has five communication channels in the range of 10-100 MHz, a data rate of 2 Mbps and a bit error rate of 0.5x10-3 for -35,8 dBm signals on the HBC channel. The transmitter and receiver power consumption are 6.6 mW and 1.68 mW, respectivelly, which enables a communication efficiency of 3.3 nJ/bit and 0.84 nJ/bit with a 1.2 V supply voltage

Parallele und kooperative Simulation für eingebettete Multiprozessorsysteme

Die Entwicklung von eingebetteten Systemen wird durch die stetig steigende Anzahl und Integrationsdichte neuer Funktionen in Kombination mit einem erhöhten Interaktionsgrad zunehmend zur Herausforderung. Vor diesem Hintergrund werden in dieser Arbeit Methoden zur SystemC-basierten parallelen Simulation von Multiprozessorsystemen auf Manycore Architekturen sowie zur Verbesserung der Interoperabilität zwischen heterogenen Simulationswerkzeugen entwickelt, experimentell untersucht und bewertet

Compileroptimierung und parallele Code-Generierung für zeitkritische eingebettete Multiprozessorsysteme

Durch den voranschreitenden Trend der Digitalisierung gewinnen intelligente digitale Systeme in vielen Bereichen des täglichen Lebens zunehmend an Bedeutung. Dies betrifft insbesondere auch den Bereich sicherheitskritischer Echtzeitsysteme, für deren sicheren Betrieb die Echtzeitfähigkeit nachgewiesen werden muss. Im Gegensatz zu Anwendungsfeldern ohne diese Anforderung sind effiziente Mehrkernprozessoren in Echtzeitsystemen derzeit noch kaum verbreitet. Der Hauptgrund für die bisherige Dominanz der Einzelkernprozessoren sind fehlende Methoden und Werkzeuge, um parallele Echtzeit-Software für Mehrkernprozessoren zu entwickeln und selbst im ungünstigsten Fall noch eine maximale Ausführungszeit (englisch Worst Case Execution Time, kurz WCET) garantieren zu können. In diesem Kontext besteht eines der wesentlichen Probleme darin, dass sich parallel ablaufende Software-Routinen im Hinblick auf ihre Laufzeit gegenseitig beeinflussen können. In Mehrkernprozessoren geschieht dies vor allem bei gleichzeitigen Zugriffen mehrerer Kerne auf eine gemeinsam genutzte Hardware-Ressource. Geeignete Methoden, um den Einfluss dieser als Interferenz bezeichneten Effekte bei der Software-Entwicklung präzise vorherzusagen und sichere Garantien für die Ausführungszeit abzuleiten, sind Gegenstand aktueller Forschung. Gleiches gilt für Software-Werkzeuge zur automatischen Parallelisierung, die auf harte Echtzeitanwendungen spezialisiert sind. Diese Arbeit zielt darauf ab, die Anwendbarkeit von Mehrkernprozessoren in Echtzeitsystemen durch Beiträge in den Bereichen der automatischen Software-Parallelisierung, Code-Optimierung und Hardware-Modellierung signifikant zu verbessern. Als Bestandteil einer Werkzeugkette zur automatischen Parallelisierung von sequentieller Echtzeit-Software wird in dieser Arbeit ein Compiler-Werkzeug zur WCET-optimierten parallelen Code-Generierung und ein zugehöriges paralleles Programmiermodell vorgestellt. Hierdurch können -- weitgehend ohne Zutun eines Endanwenders -- gut vorhersagbare parallele Programme erzeugt werden. Durch das Programmiermodell wird dabei sichergestellt, dass die Ausführungszeit, einschließlich der Interferenzeffekte, mit Hilfe einer statischen WCET-Analyse sicher nach oben abgeschätzt werden kann. Als Teil der Code-Generierung stellt die vorliegende Arbeit zwei Optimierungsmethoden vor, die zum einen den Kommunikations- und Synchronisationsaufwand zwischen den Prozessorkernen reduzieren und zum anderen die optimierte Allokation verteilter Speicher in heterogenen Speicherhierarchien ermöglichen. Erstere ist auf des parallele Programmiermodell abgestimmt und erlaubt die optimierte Platzierung von Kommunikations- und Synchronisationsoperationen sowie das Entfernen redundanter Synchronisation auf einer feingranularen Ebene. Die Optimierung der Speicherallokation ergänzt den Ansatz um ein formales Optimierungsmodell zur Zuweisung der Datenfelder eines generierten Programms zu den Speicherbereichen der Zielplattform. Das Modell bezieht dabei sowohl die Kosten für Interferenzeffekte als auch die Speicherhierarchie von Zielplattformen mit verteilten und heterogenen Speichern mit ein. Um die Schritte zur Generierung, Optimierung und Analyse von paralleler Echtzeit-Software weitgehend plattformunabhängig aufbauen zu können, beinhaltet die vorliegende Arbeit außerdem einen Ansatz zur generischen Modellierung von Mehrkernprozessorarchitekturen. Dieser erlaubt es, die Zielplattform mit Hilfe einer entsprechend erweiterten Architekturbeschreibungssprache (ADL) zu beschreiben, wodurch sich die darauf aufbauenden Entwicklungswerkzeuge mit überschaubarem Aufwand auf ein breites Spektrum von Hardware-Plattformen anwenden lassen. Mit dieser neuartigen Kombination erweitert die vorliegende Arbeit den Stand der Technik um einige wesentliche Bausteine, die die weitgehend automatisierte Parallelisierung von Echtzeit-Software ohne stark einschränkende Annahmen bezüglich der Struktur des Eingabeprogramms ermöglichen. Zu den weiteren Neuerungen dieser Arbeit zählen die Plattformunabhängigkeit bei der WCET-optimierten Software-Parallelisierung und die Berücksichtigung von Interferenzeffekten bei der Speicherallokation in Echtzeitsystemen. Die experimentelle Evaluation der vorgestellten Methoden und deren prototypischer Umsetzung zeigt, dass die WCET aller betrachteten Testanwendungen von der Parallelisierung profitieren kann. Auf einer Plattform mit vier Prozessorkernen konnte z.B. die WCET einer Anwendung aus dem Bereich der Bildverarbeitung durch die Parallelisierung im Vergleich zum sequentiellen Eingabeprogramm um Faktor 3,21 verbessert werden. Auch die Optimierungsansätze für Kommunikation und Speicherallokation führen größtenteils zu einer deutlichen Verbesserung der WCET. So konnten die durch Interferenzen verursachten Kosten im Zuge der Speicherallokation z.B. um bis zu 49% reduziert werden. Insgesamt haben die Ergebnisse dieser Arbeit damit das Potential, die effiziente und kostengünstige Nutzung von Mehrkernprozessoren im Bereich harter Echtzeitsysteme wesentlich voranzutreiben