3 research outputs found
Realtime image noise reduction FPGA implementation with edge detection
The purpose of this dissertation was to develop and implement, in a Field
Programmable Gate Array (FPGA), a noise reduction algorithm for real-time
sensor acquired images. A Moving Average filter was chosen due to its
fulfillment of a low demanding computational expenditure nature, speed, good
precision and low to medium hardware resources utilization. The technique is
simple to implement, however, if all pixels are indiscriminately filtered, the result
will be a blurry image which is undesirable.
Since human eye is more sensitive to contrasts, a technique was
introduced to preserve sharp contour transitions which, in the author’s opinion,
is the dissertation contribution. Synthetic and real images were tested.
Synthetic, composed both with sharp and soft tone transitions, were generated
with a developed algorithm, while real images were captured with an 8-kbit
(8192 shades) high resolution sensor scaled up to 10 Ă— 103 shades.
A least-squares polynomial data smoothing filter, Savitzky-Golay, was
used as comparison. It can be adjusted using 3 degrees of freedom ─ the
window frame length which varies the filtering relation size between pixels’
neighborhood, the derivative order, which varies the curviness and the
polynomial coefficients which change the adaptability of the curve. Moving
Average filter only permits one degree of freedom, the window frame length.
Tests revealed promising results with 2 and 4â„Ž polynomial orders. Higher
qualitative results were achieved with Savitzky-Golay’s better signal
characteristics preservation, especially at high frequencies.
FPGA algorithms were implemented in 64-bit integer registers serving
two purposes: increase precision, hence, reducing the error comparatively as if
it were done in floating-point registers; accommodate the registers’ growing
cumulative multiplications. Results were then compared with MATLAB’s double
precision 64-bit floating-point computations to verify the error difference
between both. Used comparison parameters were Mean Squared Error, Signalto-Noise Ratio and Similarity coefficient.O objetivo desta dissertação foi desenvolver e implementar, em FPGA,
um algoritmo de redução de ruĂdo para imagens adquiridas em tempo real.
Optou-se por um filtro de MĂ©dia Deslizante por nĂŁo exigir uma elevada
complexidade computacional, ser rápido, ter boa precisão e requerer moderada
utilização de recursos. A técnica é simples, mas se abordada como filtragem
monotónica, o resultado é uma indesejável imagem desfocada.
Dado o olho humano ser mais sensĂvel ao contraste, introduziu-se uma
técnica para preservar os contornos que, na opinião do autor, é a sua principal
contribuição. Utilizaram-se imagens sintéticas e reais nos testes. As sintéticas,
compostas por fortes e suaves contrastes foram geradas por um algoritmo
desenvolvido. As reais foram capturadas com um sensor de alta resolução de
8-kbit (8192 tons) e escalonadas a 10 Ă— 103 tons.
Um filtro com suavização polinomial de mĂnimos quadrados, SavitzkyGolay, foi usado como comparação. Possui 3 graus de liberdade: o tamanho da
janela, que varia o tamanho da relação de filtragem entre os pixels vizinhos; a
ordem da derivada, que varia a curvatura do filtro e os coeficientes polinomiais,
que variam a adaptabilidade da curva aos pontos a suavizar. O filtro de MĂ©dia
Deslizante é apenas ajustável no tamanho da janela. Os testes revelaram-se
promissores nas 2ÂŞ e 4ÂŞ ordens polinomiais. Obtiveram-se resultados
qualitativos com o filtro Savitzky-Golay que detĂ©m melhores caracterĂsticas na
preservação do sinal, especialmente em altas frequências.
Os algoritmos em FPGA foram implementados em registos de vĂrgula
fixa de 64-bits, servindo dois propĂłsitos: aumentar a precisĂŁo, reduzindo o erro
comparativamente ao terem sido em vĂrgula flutuante; acomodar o efeito
cumulativo das multiplicações. Os resultados foram comparados com os
cálculos de 64-bits obtidos pelo MATLAB para verificar a diferença de erro
entre ambos. Os parâmetros de medida foram MSE, SNR e coeficiente de
Semelhança
Smart Sensor Technologies for IoT
The recent development in wireless networks and devices has led to novel services that will utilize wireless communication on a new level. Much effort and resources have been dedicated to establishing new communication networks that will support machine-to-machine communication and the Internet of Things (IoT). In these systems, various smart and sensory devices are deployed and connected, enabling large amounts of data to be streamed. Smart services represent new trends in mobile services, i.e., a completely new spectrum of context-aware, personalized, and intelligent services and applications. A variety of existing services utilize information about the position of the user or mobile device. The position of mobile devices is often achieved using the Global Navigation Satellite System (GNSS) chips that are integrated into all modern mobile devices (smartphones). However, GNSS is not always a reliable source of position estimates due to multipath propagation and signal blockage. Moreover, integrating GNSS chips into all devices might have a negative impact on the battery life of future IoT applications. Therefore, alternative solutions to position estimation should be investigated and implemented in IoT applications. This Special Issue, “Smart Sensor Technologies for IoT” aims to report on some of the recent research efforts on this increasingly important topic. The twelve accepted papers in this issue cover various aspects of Smart Sensor Technologies for IoT
Ultra-low noise, high-frame rate readout design for a 3D-stacked CMOS image sensor
Due to the switch from CCD to CMOS technology, CMOS based image sensors have become
smaller, cheaper, faster, and have recently outclassed CCDs in terms of image quality. Apart
from the extensive set of applications requiring image sensors, the next technological
breakthrough in imaging would be to consolidate and completely shift the conventional CMOS
image sensor technology to the 3D-stacked technology. Stacking is recent and an innovative
technology in the imaging field, allowing multiple silicon tiers with different functions to be
stacked on top of each other. The technology allows for an extreme parallelism of the pixel
readout circuitry. Furthermore, the readout is placed underneath the pixel array on a 3D-stacked
image sensor, and the parallelism of the readout can remain constant at any spatial resolution of
the sensors, allowing extreme low noise and a high-frame rate (design) at virtually any sensor
array resolution.
The objective of this work is the design of ultra-low noise readout circuits meant for 3D-stacked
image sensors, structured with parallel readout circuitries. The readout circuit’s key
requirements are low noise, speed, low-area (for higher parallelism), and low power.
A CMOS imaging review is presented through a short historical background, followed by the
description of the motivation, the research goals, and the work contributions. The fundamentals
of CMOS image sensors are addressed, as a part of highlighting the typical image sensor features,
the essential building blocks, types of operation, as well as their physical characteristics and their
evaluation metrics. Following up on this, the document pays attention to the readout circuit’s
noise theory and the column converters theory, to identify possible pitfalls to obtain sub-electron
noise imagers. Lastly, the fabricated test CIS device performances are reported along with
conjectures and conclusions, ending this thesis with the 3D-stacked subject issues and the future
work. A part of the developed research work is located in the Appendices.Devido à mudança da tecnologia CCD para CMOS, os sensores de imagem em CMOS tornam se mais pequenos, mais baratos, mais rápidos, e mais recentemente, ultrapassaram os sensores
CCD no que respeita à qualidade de imagem. Para além do vasto conjunto de aplicações que
requerem sensores de imagem, o prĂłximo salto tecnolĂłgico no ramo dos sensores de imagem Ă©
o de mudar completamente da tecnologia de sensores de imagem CMOS convencional para a
tecnologia “3D-stacked”. O empilhamento de chips é relativamente recente e é uma tecnologia
inovadora no campo dos sensores de imagem, permitindo vários planos de silĂcio com diferentes
funções poderem ser empilhados uns sobre os outros. Esta tecnologia permite portanto, um
paralelismo extremo na leitura dos sinais vindos da matriz de pĂxeis. AlĂ©m disso, num sensor de
imagem de planos de silĂcio empilhados, os circuitos de leitura estĂŁo posicionados debaixo da
matriz de pĂxeis, sendo que dessa forma, o paralelismo pode manter-se constante para qualquer
resolução espacial, permitindo assim atingir um extremo baixo ruĂdo e um alto debito de
imagens, virtualmente para qualquer resolução desejada.
O objetivo deste trabalho Ă© o de desenhar circuitos de leitura de coluna de muito baixo ruĂdo,
planeados para serem empregues em sensores de imagem “3D-stacked” com estruturas
altamente paralelizadas. Os requisitos chave para os circuitos de leitura sĂŁo de baixo ruĂdo,
rapidez e pouca área utilizada, de forma a obter-se o melhor rácio.
Uma breve revisĂŁo histĂłrica dos sensores de imagem CMOS Ă© apresentada, seguida da
motivação, dos objetivos e das contribuições feitas. Os fundamentos dos sensores de imagem
CMOS sĂŁo tambĂ©m abordados para expor as suas caracterĂsticas, os blocos essenciais, os tipos
de operação, assim como as suas caracterĂsticas fĂsicas e suas mĂ©tricas de avaliação. No
seguimento disto, especial atenção Ă© dada Ă teoria subjacente ao ruĂdo inerente dos circuitos de
leitura e dos conversores de coluna, servindo para identificar os possĂveis aspetos que dificultem
atingir a tĂŁo desejada performance de muito baixo ruĂdo. Por fim, os resultados experimentais
do sensor desenvolvido sĂŁo apresentados junto com possĂveis conjeturas e respetivas conclusões,
terminando o documento com o assunto de empilhamento vertical de camadas de silĂcio, junto
com o possĂvel trabalho futuro