Une approche structurelle et comportementale de modélisation pour la vérification de composants VLSI

Abstract

The manuscript describes a modeling and validation methodology for the design of microprogrammed circuits that implement network communication protocols. The method was developped in the framework of the FICOMP project, which implement the FIELDBUS protocol standard. The first chapter describes the industrial context of the project, the various specification levels for the circuit, and the simulation and verification tools at hand. Chapter two presents the VOVHDL langage, an extension of VHDL for the specification of communication and synchronisations among concurrent processes ; a synchronous semantics in terms of labeled transitions systems is given for VOVHDL. Chapter three presents a modeling approach for hierarchical VOVHDL descriptions, and shows its application to the FICOMP circuit : internal modules are interconnected with a communication module to build a higher level module; this model is then translated into the input format of the ASA+ verification software. Chapter four recalls the essential features of VHDL and formalize its simulation semantics in terms of labeled transition systems. The application of the methodology to the specification of two modules of the FICOMP circuit, and their translation into the proposed model, are detailed in the appendices.Le mémoire décrit une méthode de modélisation et de validation de composants micro-programmes pour l'implantation de protocole de communication de réseaux. Cette mèthode a été développée dans le cadre de la conception du composant FICOMP qui met en oeuvre la norme de bus de terrain FIELDBUS. Le premier chapitre décrit le contexte industriel du projet FICOMP, les différents niveaux de spécification du composant et les outils de simulation et de vérification utilisés. Le chapitre deux présente le langage VOVHDL, une extension de VHDL pour la spécification des communications et des synchronisations entre processus concurrents, et en donne une sémantique synchrone en termes de systèmes à transitions étiquetées. Le chapitre trois présente une approche de modélisation pour les descriptions VOVHDL hiérarchiques, et en illustre l'application au composant FICOMP : les modules internes sont reliés à un module de communication pour former un module de niveau supérieur ; ce module est alors traduisible dans le format d'entrée de l'outil de vérification ASA+. Le chapitre quatre rappelle les primitives essentielles du langage VHDL, et formalise la sémantique de simulation de ce langage en termes de systèmes à transitions étiquetées. Les annexes détaillent l'application de la méthode, par la spécification et la traduction dans le modèle propose de deux modules du projet FICOM

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oai:HAL:tel-00005027v1Last time updated on 11/8/2016

This paper was published in Thèses en Ligne.

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